【摘 要】
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基于折叠内插式ADC结构,采用分段式结构、两级折叠、主动内插技术和非线性误差补偿技术,采用TSMC 0.35 μm CMOS工艺设计实现了8位40 MS/s ADC.基于BSIM3V3模型,采用Cadence
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基于折叠内插式ADC结构,采用分段式结构、两级折叠、主动内插技术和非线性误差补偿技术,采用TSMC 0.35 μm CMOS工艺设计实现了8位40 MS/s ADC.基于BSIM3V3模型,采用Cadence Spectre仿真器对8位折叠内插式ADC进行了系统仿真,采用MPW计划对ADC进行了流片验证,仿真和测试结果表明该ADC具有较低的非线性误差和良好的频域特性,证明了误差补偿技术的有效性.该ADC的有效面积为0.6 mm2,适合嵌入式应用.
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