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摘 要 本文对直接频率合成器（DDS）的基本原理以及基于fpga的设计技术进行了研究。原本基于传统的CORDIC（坐标旋转数字计算）方法，它具有消耗硬件资源大，输出延时长等缺点，然而查找表技术与之相比，则具有消耗硬件资源少，结构简单和输出没有延迟小等优点，并且得到了广泛运用。
关键词 直接频率合成器（DDS） fpga 频率分辨率
一、引言
直接数字频率合成器（DirectDigitalSynthysizer，DDS）是随微电子技术出现的一种新数字频率合成技术，它在相对带宽、具有调制功能、相位连续性、相位噪声小、高分辨率和集成化等一系列性能指标方面超过了传统频率合成技术。目前，大多任意波形发生器是基于专用的DDS（直接频率合成器）芯片设计完成，但其芯片固化，灵活性较差。因此，基于上述原因，本文提出基于fpga（现场可编程门阵列）设计任意波形的方案。
二、DDS的工作原理和组成结构
DDS的组成原理
DDS系统的核心是N位相位累加器，即由一个N位全加器和N位累加寄存器组成。时钟脉冲每触发一次，累加寄存器就会将上一时刻输出的累加相位数据反馈到N位全加器，并和全加器输入的相位控制字K相加。然后，它把相加结果送至累加寄存器的数据输入端，使得相位累加器在下一个时钟作用下继续与相位控制数据相加。其中，每一个相位在线性查找表中有对应幅值，当相位累加器溢出时便完成一个周期动作，称为DDS合成信号的一个频率周期，同时相位累加器的溢出频率就是DDS输出的信号频率。最后，输出数据经DAC进行D/A变化，并经一个低通滤波器得到完整的正弦（或余弦）波。
每一个相位都对应一个特定幅值，当相位走完一个周期后对应的幅度也走完一个周期，这是DDS的相位与幅值之间的基本原理（如图2）。DDS波形输出频率f0和时钟频率fc和时钟控制字k间的关系为：f0=fc€譳。
其中k为频率控制字，N为相位累加器的输出宽度，当k=1时可以得到系统的最小输出频率公式：△f=€譮c。△f为DDS的最小分辨频率，由式可知系统最小分辨频率与相位累加器输出位数宽度N有关，假设N=32，fc=25hz则系统的最小分辨频率为0.00582hz。按照抽样定律，最高输出频率为采样频率的，但因包括低通滤波器在内的各种杂散频率影响，一般只能达到40%fc。所以采用DDS技术几乎可以合成从直流到0.4fc内的所有的频率。
三、基于fpga的DDS的硬件实现
1、fir滤波器设计
基于以上原理，为更好抑制系统中产生的杂散噪声，并为获得更高输出带宽，本文在传统硬件结构基础上做如下：第一，为得到更高的系统时钟在fpga中嵌入PLL（锁相环），把输入频率提高到100MHZ，作为整个系统的时钟信号；第二，为更好抑制杂散噪声与简化模拟低通滤波器设计复杂度，本文在DAC模块前，增加一个21阶，截止频率40MHZ，采用汉明窗技术设计出带外衰减较大的FIR滤波器模块。
2、相位累加器及线性查找表设计
（1）相位累加器
相位累加器是DDS系统中重要的模块，可通过增加相位累加器位数，来达到较高精度。但这增加了系统复杂度，限制整个系统速度。而流水线技术是高速电路中常用的技术，利用流水线技术能够提高系统转换速率、工作频率及精度。
流水技术的主要思想，是把一个复杂计算步骤拆分成多个简单步骤。本文是把一个32位累加运算，拆分为四个8位累加运算，总共形成了四级流水结构。
（2）线性查找表
理论上，一个周期内采样点数越多，输出波形精度越高。但采样点数增加，则需更多存储空间。为了解决这个问题，人们提出以下两种方法：一是，利用CORDIC及其改进方法设计DDS；二是，利用抽样定理，存储最少的抽样点数；三是，利用波形的对成型只存储1/4周期的数据。因此，它里面存储的是完整的1/4正弦（余弦）信号的幅值信息。在这里我们选择设计占用资源较少，输出波形信号质量较好的方法三。首先利用matlab设计出所需幅值数据，其次把数据存储在存储单元中。这里我们所设计的存储单元采用的是Altera公司提供的ROM的IP核，设计出深度为256，宽度为8的存储单元。
四、测试与结果分析
在完成整个波形设计后，对整个系统进行功能测试，测试选用Tektronix的带宽为100MHZ的示波器。測试如下参数：
波形：正弦波。
频率范围（正弦波）：>20MHZ；
频率分辨率：0.023HZ；
电压幅度50mv～5v；
波形幅度分辨率：8比特；
下面波形是通过Tektronix示波器测出来的波形和它们的频谱（如图1），可以清晰地看到波形的峰峰值、频率、幅度和谱线等参数。
从实验结果看，输出波形在设定参数内的输出光滑平整。由此可见设计的结果与理论是接近的，说明设计结果正确。
五、结论
本文从理论和实践两个方面，对DDS技术进行了探讨和深入研究，并且设计出了具有输出正弦波、方波等波形的信号发生器。输出的正弦波在高达20MHZ时没有明显的失真，设计的其它波形也符合所设定的参数。本文一大特点是内嵌一个高阶的数字滤波器来化解对外置高阶模拟滤波器的设计要求，来抑制产生的杂散噪声。所设计的各种指标都得到验证并符合要求。
（作者单位：东华理工大学研究生院）
关键词 直接频率合成器（DDS） fpga 频率分辨率
一、引言
直接数字频率合成器（DirectDigitalSynthysizer，DDS）是随微电子技术出现的一种新数字频率合成技术，它在相对带宽、具有调制功能、相位连续性、相位噪声小、高分辨率和集成化等一系列性能指标方面超过了传统频率合成技术。目前，大多任意波形发生器是基于专用的DDS（直接频率合成器）芯片设计完成，但其芯片固化，灵活性较差。因此，基于上述原因，本文提出基于fpga（现场可编程门阵列）设计任意波形的方案。
二、DDS的工作原理和组成结构
DDS的组成原理
DDS系统的核心是N位相位累加器，即由一个N位全加器和N位累加寄存器组成。时钟脉冲每触发一次，累加寄存器就会将上一时刻输出的累加相位数据反馈到N位全加器，并和全加器输入的相位控制字K相加。然后，它把相加结果送至累加寄存器的数据输入端，使得相位累加器在下一个时钟作用下继续与相位控制数据相加。其中，每一个相位在线性查找表中有对应幅值，当相位累加器溢出时便完成一个周期动作，称为DDS合成信号的一个频率周期，同时相位累加器的溢出频率就是DDS输出的信号频率。最后，输出数据经DAC进行D/A变化，并经一个低通滤波器得到完整的正弦（或余弦）波。
每一个相位都对应一个特定幅值，当相位走完一个周期后对应的幅度也走完一个周期，这是DDS的相位与幅值之间的基本原理（如图2）。DDS波形输出频率f0和时钟频率fc和时钟控制字k间的关系为：f0=fc€譳。
其中k为频率控制字，N为相位累加器的输出宽度，当k=1时可以得到系统的最小输出频率公式：△f=€譮c。△f为DDS的最小分辨频率，由式可知系统最小分辨频率与相位累加器输出位数宽度N有关，假设N=32，fc=25hz则系统的最小分辨频率为0.00582hz。按照抽样定律，最高输出频率为采样频率的，但因包括低通滤波器在内的各种杂散频率影响，一般只能达到40%fc。所以采用DDS技术几乎可以合成从直流到0.4fc内的所有的频率。
三、基于fpga的DDS的硬件实现
1、fir滤波器设计
基于以上原理，为更好抑制系统中产生的杂散噪声，并为获得更高输出带宽，本文在传统硬件结构基础上做如下：第一，为得到更高的系统时钟在fpga中嵌入PLL（锁相环），把输入频率提高到100MHZ，作为整个系统的时钟信号；第二，为更好抑制杂散噪声与简化模拟低通滤波器设计复杂度，本文在DAC模块前，增加一个21阶，截止频率40MHZ，采用汉明窗技术设计出带外衰减较大的FIR滤波器模块。
2、相位累加器及线性查找表设计
（1）相位累加器
相位累加器是DDS系统中重要的模块，可通过增加相位累加器位数，来达到较高精度。但这增加了系统复杂度，限制整个系统速度。而流水线技术是高速电路中常用的技术，利用流水线技术能够提高系统转换速率、工作频率及精度。
流水技术的主要思想，是把一个复杂计算步骤拆分成多个简单步骤。本文是把一个32位累加运算，拆分为四个8位累加运算，总共形成了四级流水结构。
（2）线性查找表
理论上，一个周期内采样点数越多，输出波形精度越高。但采样点数增加，则需更多存储空间。为了解决这个问题，人们提出以下两种方法：一是，利用CORDIC及其改进方法设计DDS；二是，利用抽样定理，存储最少的抽样点数；三是，利用波形的对成型只存储1/4周期的数据。因此，它里面存储的是完整的1/4正弦（余弦）信号的幅值信息。在这里我们选择设计占用资源较少，输出波形信号质量较好的方法三。首先利用matlab设计出所需幅值数据，其次把数据存储在存储单元中。这里我们所设计的存储单元采用的是Altera公司提供的ROM的IP核，设计出深度为256，宽度为8的存储单元。
四、测试与结果分析
在完成整个波形设计后，对整个系统进行功能测试，测试选用Tektronix的带宽为100MHZ的示波器。測试如下参数：
波形：正弦波。
频率范围（正弦波）：>20MHZ；
频率分辨率：0.023HZ；
电压幅度50mv～5v；
波形幅度分辨率：8比特；
下面波形是通过Tektronix示波器测出来的波形和它们的频谱（如图1），可以清晰地看到波形的峰峰值、频率、幅度和谱线等参数。
从实验结果看，输出波形在设定参数内的输出光滑平整。由此可见设计的结果与理论是接近的，说明设计结果正确。
五、结论
本文从理论和实践两个方面，对DDS技术进行了探讨和深入研究，并且设计出了具有输出正弦波、方波等波形的信号发生器。输出的正弦波在高达20MHZ时没有明显的失真，设计的其它波形也符合所设定的参数。本文一大特点是内嵌一个高阶的数字滤波器来化解对外置高阶模拟滤波器的设计要求，来抑制产生的杂散噪声。所设计的各种指标都得到验证并符合要求。
（作者单位：东华理工大学研究生院）