【摘 要】
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本文提出了一种可在同步VLSI设计环境下,由已有的流水线结构同步集成电路的算法或者RTL代码直接得到其异步集成电路网表的方法。并使用此方法,实现了128位异步AES加、解密模
【机 构】
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中国科学技术大学电子科学与技术系,
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本文提出了一种可在同步VLSI设计环境下,由已有的流水线结构同步集成电路的算法或者RTL代码直接得到其异步集成电路网表的方法。并使用此方法,实现了128位异步AES加、解密模块。解密模块为多功能流水线,既可以进行生成子密钥运算,也可以进行解密输入数据。对加、解密模块均通过10级、5级、3级、2级流水四种结构分别实现并加以比较。
This paper presents a method that can get its asynchronous integrated circuit netlist directly from the existing pipeline structure synchronous integrated circuit algorithm or RTL code under the synchronous VLSI design environment. And using this method, a 128-bit asynchronous AES encryption and decryption module is implemented. Decryption module for multi-function pipeline, both for generating sub-key operations, can also be decrypted input data. The encryption and decryption modules are respectively realized and compared by four structures of level 10, level 5, level 3 and level 2.
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