【摘 要】
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提出了一种提取位同步时钟的改进方法,通过在数字锁相环的鉴相器和控制器之间添加数字滤波器,减少了同步锁定后的抖动现象和随机噪声引起的相位抖动现象。使用FPGA芯片、采用
【基金项目】
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安徽省高校自然科学研究重点项目（KJ2016A608）, 安徽省高校自然科学研究一般项目（KJ2015B1105908）, 安徽省质量工程大规模在线开放课程示范项目（2015MOOC075）, 安徽省高校优秀中青年骨干人才国外访学研修重点项目（GXFXZDd2016223）
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提出了一种提取位同步时钟的改进方法,通过在数字锁相环的鉴相器和控制器之间添加数字滤波器,减少了同步锁定后的抖动现象和随机噪声引起的相位抖动现象。使用FPGA芯片、采用VHDL硬件描述语言完成了系统设计,并在Quartus Ⅱ上进行仿真验证,结果表明,改进的系统可实现位同步时钟的准确提取,减少了相位抖动,提高了系统运行效率和抗干扰能力,保障了数字通信系统的同步性能。
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