【摘 要】
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给出了一种适用于分时采样结构A/D转换器的等间距8相时钟发生电路。介绍了延迟锁相环(DLL)的结构,给出了每一模块的具体模型并加以分析。在0.18μm标准CMOS工艺和1.8V电源电
【机 构】
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重庆邮电大学,模拟集成电路重点实验室,重庆大学,
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给出了一种适用于分时采样结构A/D转换器的等间距8相时钟发生电路。介绍了延迟锁相环(DLL)的结构,给出了每一模块的具体模型并加以分析。在0.18μm标准CMOS工艺和1.8V电源电压下,对电路进行了模拟仿真。仿真结果显示,在1.25GHz的参考输入频率下,DLL输入每相延迟100ps,锁定时间6.48ns,总功耗为79mW。
A kind of 8-phase clock generator with the same pitch for A / D converter of time-sharing sampling structure is given. The structure of DLL is introduced, and the specific model of each module is given and analyzed. The circuit was simulated at 0.18μm standard CMOS process and 1.8V supply voltage. The simulation results show that the DLL input has a delay of 100ps per phase and a lock time of 6.48ns at a reference frequency of 1.25GHz with a total power dissipation of 79mW.
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