高速Viterbi译码器中加-比-选单元的设计与实现

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【摘要】

：

限制高速Viterbi译码实现的"瓶颈"为具有非线性反馈特征的"加-比-选"单元.文献[3]在分析"加-比-选"运算代数结构的基础上提出了M步"加-比-选"算法.本文进一步发掘了该算法的

【作者】

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张昌芳雷菁

【机构】

：

国防科技大学电子科学与工程学院

【出处】

：

信息技术

【发表日期】

：

2004年12期

【关键词】

：

VITERBI译码一步“加-比-选” M步“加-比-选” 流水线 FPGA Viterbi decoding 1-step add-compare-selec

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限制高速Viterbi译码实现的"瓶颈"为具有非线性反馈特征的"加-比-选"单元.文献[3]在分析"加-比-选"运算代数结构的基础上提出了M步"加-比-选"算法.本文进一步发掘了该算法的并行性,并利用FPGA内寄存器资源丰富的特点,在Xilink 的FPGA上采用流水线结构实现了基于M步"加-比-选"算法的"加-比-选"单元.仿真结果表明,该方案有效地克服了传统"加-比-选&q

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