【摘 要】
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由于集成电路信号频率不断升高,尺寸不断缩小,给电路功耗控制带来严峻挑战,触发器作为主要组件,是控制功耗增加的关键要素,因此,设计了一种低功耗隐性脉冲触发器.为尽可能降低触发器功耗,针对其电路的核心功率器件CMOS进行功耗特性分析,计算各种工作状态下的功耗影响关系,给触发器设计时的功耗规避提供参考.在考虑功耗指标的同时,受电路尺寸影响,功耗与延迟产生互相博弈,于是引入TGL比较器,避免时钟控制时对MOS比较器逻辑的依赖,改善时钟控制精度,降低时间延迟.触发器工作过程包含脉冲阶段与锁存阶段,时钟控制信号会随着
【机 构】
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北华大学计算机科学技术学院,吉林 吉林132012
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由于集成电路信号频率不断升高,尺寸不断缩小,给电路功耗控制带来严峻挑战,触发器作为主要组件,是控制功耗增加的关键要素,因此,设计了一种低功耗隐性脉冲触发器.为尽可能降低触发器功耗,针对其电路的核心功率器件CMOS进行功耗特性分析,计算各种工作状态下的功耗影响关系,给触发器设计时的功耗规避提供参考.在考虑功耗指标的同时,受电路尺寸影响,功耗与延迟产生互相博弈,于是引入TGL比较器,避免时钟控制时对MOS比较器逻辑的依赖,改善时钟控制精度,降低时间延迟.触发器工作过程包含脉冲阶段与锁存阶段,时钟控制信号会随着输入信号的变化介入或退出,从而抑制无效时钟信号,降低MOS工作状态的切换次数.通过触发器瞬态波形、功耗指标与延迟指标的仿真,验证了设计的低功耗隐性脉冲触发器逻辑控制精准,有效降低了时钟信号的冗余度,功耗指标和延迟指标均得到了显著提升.
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