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[摘 要]针对设计双轴光纤陀螺电路在低成本、低功耗、微型化应用中的需求，采用了Analog Device公司的AD9235芯片。此文阐述了AD9235的功能特性、时序控制方式和基本工作原理，并讨论了在EP1C12FG256I7的控制下实现采集的应用以及相应的硬件和软件设计。
[关键词]AD9235 FPGA 采集系统
中图分类号： TP39 文献标识码： A 文章编号：
Acquisition application of AD9235 under the control of the FPGA
Abstract： For the high demands related to technical indicators in the design of the digital ultra-low and broadband frequency characteristics tester， using Analog Device company's AD9235 chip.This paper describes AD9235's features， timing control and the basic working principle， and discussed the application and implementation of collecting under the control of the EP1C12FG256I7 and the design of hardware and software in acquisition .
Key words： AD9235 FPGA acquisition
引言
数据采集技术是一种流行且实用的电子技术。它广泛应用于信号检测、信号处理、仪器仪表等领域。近年来，随着数字化技术的不断发展，数据采集技术也呈现出速度更高、通道更多、数据量更大的发展态势。
数据采集系统的核心器件就是A/D器件，这里采用的是Analog Device公司的最新AD9235芯片，研究在FPGA的控制下对探测器直流数据的采集应用，并进行了相关的仿真验证。
1 AD9235芯片介绍[1]
1. 1 AD9235的主要特征
AD9235是12位A/D模数转换器，它的采样速率为65Msps。用于将低通滤波后的模拟信号转换为数字信号，以便进行后续的信号解调处理。模拟信号差分输入，即将滤波后的信号，及其反相后的信号传给A/D，作为差分输入的两个信号。差分的优势：差分输入方式可以将两个反相信号的共同干扰通过相减抵消，增强电路的整体性能。由于系统的本征频率约为 158kHz ， 为尽可能的降低噪声所造成的影响，需要A/D芯片的性能至少保证在半周期（316kHz）上能够采集到32点以上的有用数据，同时要避开梳状波尖峰，以利于均值化处理。这就是说：A/D采样芯片的工作频率至少为15MHz。本项目中的典型噪声为 ，或相对光功率值为 ，模拟带宽为8M，推得噪声 值与π/2偏置功率相比为 2.83×10-3，该数量级决定采用12位A/D就已经能够满足在整个动态范围内将模拟信号转换成为数字信号的要求。可以利用FPGA前端（2.25VP-P 或 1.5VP-P 输入范围）对该ADC的输入范围优化。
1. 2 AD9235的引脚说明
AD9235（48 引脚，QFN 封装）的引脚俯视图如图1
图1 AD9235的引脚俯视图
相关引脚说明如下：
1） DNC（引脚1，3，5，6）：空脚。
2） CLK（引脚2）：时钟输入引脚。
3） PDWN（引脚4）：掉电工作模式功能选择，高电平有效，引脚置高电平输出端呈高阻态，引脚置低电平，又回到正常工作模式。
4） D0—D11（引脚7-14，17-20）：数字输出（信号输出引脚）。D0是最低位，D11是最高位。
5） DGND（引脚15）：数字信号地。
6） DRVDD（引脚16）：数字输出驱动电源引脚。至少有一个0.1μF的去耦电容旁路至数字信号地，推荐利用一个尽可能靠近器件的0.1μF陶瓷电容与10μF钽电容相并联将该引脚旁路至地。有2.5V和3.3V两种电平模式。
7） OTR（引脚21）：输出范围指示。
8） MODE（引脚22）：数据输出格式和时钟占空比稳定器选择引脚（信号输入引脚）。
模式选择直接连接到0V，选择偏移二进制输出格式和禁用时钟占空比稳定器;模式选
择连接到1/3VDD，选择偏移二进制输出格式且使能时钟占空比稳定器;模式选择连接
到2/3VDD，选择2进制补码输出格式且使能时钟占空比稳定器;模式选择连接到VDD，
选择2进制补码输出格式和禁用时钟占空比稳定器。
9） SENSE（引脚23）：参考模式选择与外部参考输入引脚（信号输入引脚）。将SENSE引脚连接到VDD，则选择内部2.5V的带隙基准电源。外部基准电压可选择2.5V或1.25V;这二个基准电压值将ADC的满量程范围设为2.25V（PGA=0）。
10） VREF（引脚24）：输入/输出参考电压。
11） REFB（引脚25）：负端参考输入。为输入共模电压提供负端参考电压。应该用最小值为0.1μF的电容旁路至地，建议使用瓷片电容。
12） REFT（引脚26）：正端参考输入。为输入共模电压提供正端参考电压。应该用最小值为0.1μF的电容旁路至地，建议使用瓷片电容。 13） AVDD（引脚27，32）： 3.3V模拟电源引脚。用0.1μF的瓷片电容旁路至地。
14） AGND （引脚28，31）：ADC的模拟电源地。
15） VIN+（引脚29）：差分模拟输入正端（模拟信号输入引脚）。
16） VIN-（引脚30）：差分模拟输入负端（模拟信号输入引脚）。
1. 3 AD9235的时序说明
AD9235的时序如图2：
图2 AD9235的时序图
AD9235是12位的CMOS多步转换器。此转换器有10个阶段流水线模数转换阶段，经过12个时钟周期后，一个模拟采样输入就会转换为一个数字值。模拟输入是差分以提高共模噪声抑制，最大限度地利用输入范围。此外，差分输入可以降低取样保持电路的谐波。编码输入也比共模抑制输入具有更强的抗干扰能力。
AD9235在每个时钟周期的上升沿或下降沿开始采样。
2 硬件原理图
AD9235的采集应用原理如图3，本文采用低噪声、低功耗，高速差分驱动器ADA4950作为AD9235的模拟差分信号输入前端的调理芯片。
图3 硬件结构图
3 FPGA的软件控制[2]
采用硬件描述语言Verilog HDL对AD9235相关引脚的使能及启动FPGA开始采集的start程序如下：
if （（FlagADP==1）&&（Pola == 0））
begin
Positive <= Positive + {20'b0，AD[11：0]}; ////正半周AD采样数据累加
end
if （（FlagADP==1）&&（Pola == 1））
begin
Negative <= Negative + {20'b0，AD[11：0]};////负半周AD采样数据累加
end
if （FlagADP == 1）
begin
CountAD <= CountAD + 7'h01; //采样次数累加
end
4 仿真验证
采用Quartus II软件中的调试工具SignalTapII逻辑分析仪进行仿真验证[3]。
3.1切τ值
信号发生器接Y波导两端，调节输入频率（最佳频率412kHz）使PINFET输出梳妆波的尖峰最小.
信号发生器幅值1Vpp，PINFET输出示波器读数700mV左右
3.2无隔离差分运放调试（即调可变电阻）
信号发生器的输入频率比最佳频率小一些（如402kHz）， 在SignalTapII中，用JTAG口在线调试，旋转可变电阻旋钮，使得直线在中间位置，如图4：
图4
采集原理，由公式：输入电压/参考电压=采样值/（212）。所给参考电压是3.3V，采样值若取以上数据中的十进制为2136（在相对稳定的数据中任取一个），代入以上公式：2136×3.3/4096=1.7208V ，示波器看PINFET的输出端6、7号脚，分别耦合直流应该在1.72V附近的位置，由FPGA读来的数据计算而来的输入电压是1.7208V。误差很小约为522ppm，基本不受噪声影响，所以采得的数据已经比较精确。
5 结束语
针对ADC芯片AD9235，详细描述了以FPGA作为控制器的采样设计。采用FPGA直接对ADC进行配置，避免了采用DSP、单片机等微处理器进行配置的传统方式，具有设计灵活、简单、通用性强等特点。通过对采集来的数据进行仿真验证发现在FPGA的控制下12位A/D芯片AD9235得到了很好的采集应用。
参考文献
[1] AD9235 Product Datasheet . http：//www.linear.com.
[2] 夏宇闻编著. Verilog数字系统设计教程?—第2版.北京：北京航空航天大学出版社，2008.6
[3] 华清远见嵌入式培训中心编著.FPGA应用开发入门与典型实例.北京：人民邮电出版社，2008.7.
作者简介
尹俊俐，女，生于1984年4月，汉族，工程师，在读复旦大学工程硕士研究生，现就职于上海亨通光电科技有限公司陀螺技术部，从事电路设计工作。
[关键词]AD9235 FPGA 采集系统
中图分类号： TP39 文献标识码： A 文章编号：
Acquisition application of AD9235 under the control of the FPGA
Abstract： For the high demands related to technical indicators in the design of the digital ultra-low and broadband frequency characteristics tester， using Analog Device company's AD9235 chip.This paper describes AD9235's features， timing control and the basic working principle， and discussed the application and implementation of collecting under the control of the EP1C12FG256I7 and the design of hardware and software in acquisition .
Key words： AD9235 FPGA acquisition
引言
数据采集技术是一种流行且实用的电子技术。它广泛应用于信号检测、信号处理、仪器仪表等领域。近年来，随着数字化技术的不断发展，数据采集技术也呈现出速度更高、通道更多、数据量更大的发展态势。
数据采集系统的核心器件就是A/D器件，这里采用的是Analog Device公司的最新AD9235芯片，研究在FPGA的控制下对探测器直流数据的采集应用，并进行了相关的仿真验证。
1 AD9235芯片介绍[1]
1. 1 AD9235的主要特征
AD9235是12位A/D模数转换器，它的采样速率为65Msps。用于将低通滤波后的模拟信号转换为数字信号，以便进行后续的信号解调处理。模拟信号差分输入，即将滤波后的信号，及其反相后的信号传给A/D，作为差分输入的两个信号。差分的优势：差分输入方式可以将两个反相信号的共同干扰通过相减抵消，增强电路的整体性能。由于系统的本征频率约为 158kHz ， 为尽可能的降低噪声所造成的影响，需要A/D芯片的性能至少保证在半周期（316kHz）上能够采集到32点以上的有用数据，同时要避开梳状波尖峰，以利于均值化处理。这就是说：A/D采样芯片的工作频率至少为15MHz。本项目中的典型噪声为 ，或相对光功率值为 ，模拟带宽为8M，推得噪声 值与π/2偏置功率相比为 2.83×10-3，该数量级决定采用12位A/D就已经能够满足在整个动态范围内将模拟信号转换成为数字信号的要求。可以利用FPGA前端（2.25VP-P 或 1.5VP-P 输入范围）对该ADC的输入范围优化。
1. 2 AD9235的引脚说明
AD9235（48 引脚，QFN 封装）的引脚俯视图如图1
图1 AD9235的引脚俯视图
相关引脚说明如下：
1） DNC（引脚1，3，5，6）：空脚。
2） CLK（引脚2）：时钟输入引脚。
3） PDWN（引脚4）：掉电工作模式功能选择，高电平有效，引脚置高电平输出端呈高阻态，引脚置低电平，又回到正常工作模式。
4） D0—D11（引脚7-14，17-20）：数字输出（信号输出引脚）。D0是最低位，D11是最高位。
5） DGND（引脚15）：数字信号地。
6） DRVDD（引脚16）：数字输出驱动电源引脚。至少有一个0.1μF的去耦电容旁路至数字信号地，推荐利用一个尽可能靠近器件的0.1μF陶瓷电容与10μF钽电容相并联将该引脚旁路至地。有2.5V和3.3V两种电平模式。
7） OTR（引脚21）：输出范围指示。
8） MODE（引脚22）：数据输出格式和时钟占空比稳定器选择引脚（信号输入引脚）。
模式选择直接连接到0V，选择偏移二进制输出格式和禁用时钟占空比稳定器;模式选
择连接到1/3VDD，选择偏移二进制输出格式且使能时钟占空比稳定器;模式选择连接
到2/3VDD，选择2进制补码输出格式且使能时钟占空比稳定器;模式选择连接到VDD，
选择2进制补码输出格式和禁用时钟占空比稳定器。
9） SENSE（引脚23）：参考模式选择与外部参考输入引脚（信号输入引脚）。将SENSE引脚连接到VDD，则选择内部2.5V的带隙基准电源。外部基准电压可选择2.5V或1.25V;这二个基准电压值将ADC的满量程范围设为2.25V（PGA=0）。
10） VREF（引脚24）：输入/输出参考电压。
11） REFB（引脚25）：负端参考输入。为输入共模电压提供负端参考电压。应该用最小值为0.1μF的电容旁路至地，建议使用瓷片电容。
12） REFT（引脚26）：正端参考输入。为输入共模电压提供正端参考电压。应该用最小值为0.1μF的电容旁路至地，建议使用瓷片电容。 13） AVDD（引脚27，32）： 3.3V模拟电源引脚。用0.1μF的瓷片电容旁路至地。
14） AGND （引脚28，31）：ADC的模拟电源地。
15） VIN+（引脚29）：差分模拟输入正端（模拟信号输入引脚）。
16） VIN-（引脚30）：差分模拟输入负端（模拟信号输入引脚）。
1. 3 AD9235的时序说明
AD9235的时序如图2：
图2 AD9235的时序图
AD9235是12位的CMOS多步转换器。此转换器有10个阶段流水线模数转换阶段，经过12个时钟周期后，一个模拟采样输入就会转换为一个数字值。模拟输入是差分以提高共模噪声抑制，最大限度地利用输入范围。此外，差分输入可以降低取样保持电路的谐波。编码输入也比共模抑制输入具有更强的抗干扰能力。
AD9235在每个时钟周期的上升沿或下降沿开始采样。
2 硬件原理图
AD9235的采集应用原理如图3，本文采用低噪声、低功耗，高速差分驱动器ADA4950作为AD9235的模拟差分信号输入前端的调理芯片。
图3 硬件结构图
3 FPGA的软件控制[2]
采用硬件描述语言Verilog HDL对AD9235相关引脚的使能及启动FPGA开始采集的start程序如下：
if （（FlagADP==1）&&（Pola == 0））
begin
Positive <= Positive + {20'b0，AD[11：0]}; ////正半周AD采样数据累加
end
if （（FlagADP==1）&&（Pola == 1））
begin
Negative <= Negative + {20'b0，AD[11：0]};////负半周AD采样数据累加
end
if （FlagADP == 1）
begin
CountAD <= CountAD + 7'h01; //采样次数累加
end
4 仿真验证
采用Quartus II软件中的调试工具SignalTapII逻辑分析仪进行仿真验证[3]。
3.1切τ值
信号发生器接Y波导两端，调节输入频率（最佳频率412kHz）使PINFET输出梳妆波的尖峰最小.
信号发生器幅值1Vpp，PINFET输出示波器读数700mV左右
3.2无隔离差分运放调试（即调可变电阻）
信号发生器的输入频率比最佳频率小一些（如402kHz）， 在SignalTapII中，用JTAG口在线调试，旋转可变电阻旋钮，使得直线在中间位置，如图4：
图4
采集原理，由公式：输入电压/参考电压=采样值/（212）。所给参考电压是3.3V，采样值若取以上数据中的十进制为2136（在相对稳定的数据中任取一个），代入以上公式：2136×3.3/4096=1.7208V ，示波器看PINFET的输出端6、7号脚，分别耦合直流应该在1.72V附近的位置，由FPGA读来的数据计算而来的输入电压是1.7208V。误差很小约为522ppm，基本不受噪声影响，所以采得的数据已经比较精确。
5 结束语
针对ADC芯片AD9235，详细描述了以FPGA作为控制器的采样设计。采用FPGA直接对ADC进行配置，避免了采用DSP、单片机等微处理器进行配置的传统方式，具有设计灵活、简单、通用性强等特点。通过对采集来的数据进行仿真验证发现在FPGA的控制下12位A/D芯片AD9235得到了很好的采集应用。
参考文献
[1] AD9235 Product Datasheet . http：//www.linear.com.
[2] 夏宇闻编著. Verilog数字系统设计教程?—第2版.北京：北京航空航天大学出版社，2008.6
[3] 华清远见嵌入式培训中心编著.FPGA应用开发入门与典型实例.北京：人民邮电出版社，2008.7.
作者简介
尹俊俐，女，生于1984年4月，汉族，工程师，在读复旦大学工程硕士研究生，现就职于上海亨通光电科技有限公司陀螺技术部，从事电路设计工作。