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介绍了复杂可编程逻辑器件（CPLD）的设计技术，重点叙述了复杂可编程逻辑器件架构的设计，关键单元设计技术。采用0．35μm内嵌Flash工艺进行模拟仿真和全定制版图设计，该复杂可编程逻辑器件（CPLD）具有72个宏单元，系统频率可达85MHz，管脚延时可达7ns。
复杂可编程逻辑器件的设计技术
【摘 要】
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介绍了复杂可编程逻辑器件（CPLD）的设计技术，重点叙述了复杂可编程逻辑器件架构的设计，关键单元设计技术。采用0．35μm内嵌Flash工艺进行模拟仿真和全定制版图设计，该复杂可编程逻
【机 构】
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电子科技大学微电子与固体电子学院
【出 处】
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微处理机
【发表日期】
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2006年3期
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