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本文利用Verilog硬件描述语言并采用结构化建模方法设计了一个算术逻辑运算单元，并对其进行了仿真测试。该算术逻辑运算单元的字长为32位，能够实现加法、减法、逻辑与、逻辑或四种运算，并产生相关的标志位。仿真结果表明该算术逻辑运算单元的功能是正确的。
算术逻辑运算单元的设计与仿真
【摘 要】
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本文利用Verilog硬件描述语言并采用结构化建模方法设计了一个算术逻辑运算单元，并对其进行了仿真测试。该算术逻辑运算单元的字长为32位，能够实现加法、减法、逻辑与、逻辑或
【机 构】
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青岛科技大学信息科学技术学院
【出 处】
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科技信息
【发表日期】
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2009年33期
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