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描述了一种改进计时的基于65nmcM0s工艺的6bit流水线模数转换器（ADc）实例。采用4个通道均由一个标有刻度的全动态流水线式二分查找（PLBs）架构，并在折叠前端采用基于25％工作周期的计时同步方案，可将ADc转换率提高至3Gsample／s，其功率损耗为4．1mW。ADc实测结果，在低输入频率条件下测得的无杂散动态范围（sFDR）和信噪失真比（sNDR）分别为44．1dB和31．2dB。与类似高速ADc相比，该设计将PLBS架构的速度提高了60％，同时也提高了ADC的功率效率。模数转换器原型核心电