【摘 要】
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在高速数字电路设计中,差分对传输线可以有效地提高信号质量。应用Cadence软件与IBIS模型对三星S3C6410硬件印制电路板(PCB)中的移动DDR SDRAM进行了差分时钟信号完整性(SI)
【机 构】
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福州大学物理与信息工程学院微纳器件与太阳能电池研究所
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在高速数字电路设计中,差分对传输线可以有效地提高信号质量。应用Cadence软件与IBIS模型对三星S3C6410硬件印制电路板(PCB)中的移动DDR SDRAM进行了差分时钟信号完整性(SI)及"眼图"仿真设计。以布线前仿真为指导寻找较优的阻抗控制布线策略,用布线后仿真来验证实际布线的信号质量。仿真结果表明:合适的阻抗控制有利于差分对信号质量的改善。该设计方法对差分对及SI设计具有借鉴意义。
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