【摘 要】
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针对以往效率较低的串行计算CRC16 CCITT校验码的算法,研究了其计算效率低下的原因,并引入了一种通用的并行算法.在Quartus Ⅱ下使用Verilog HDL实现了该算法并进行了仿真,使
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针对以往效率较低的串行计算CRC16 CCITT校验码的算法,研究了其计算效率低下的原因,并引入了一种通用的并行算法.在Quartus Ⅱ下使用Verilog HDL实现了该算法并进行了仿真,使用Nios Ⅱ自定义指令分析了采用并行算法对串行算法的性能改进.最后,通过多级流水线技术对基本并行电路进行改进和仿真,揭示了利用流水线技术提高存在反馈结构的逻辑电路Fmax存在的问题,并提出了应对的方法.仿真的结果表明,采用改进后的多级流水线电路可以大幅提高并行计算电路Fmax,进而提升CRC16 CCITT校验码
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