【摘 要】
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为了对流水线型ADC数字校正技术进行研究,提出了一种基于Verilog-A的行为级仿真平台。在该平台中,采用Verilog-A语言对流水线型ADC中各个组成模块进行建模、采用Volterra级数
【机 构】
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山东交通学院船舶与轮机工程学院,哈尔滨工业大学（威海）微电子中心
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为了对流水线型ADC数字校正技术进行研究,提出了一种基于Verilog-A的行为级仿真平台。在该平台中,采用Verilog-A语言对流水线型ADC中各个组成模块进行建模、采用Volterra级数对系统误差进行模拟、采用Verilog语言对数字校正算法进行建模。应用此平台,结合一种确定性的数字校正技术对一个12位分辨率,1.5位每级结构,40MHz采样速度的流水线型ADC进行了仿真。在芯片设计之前使用该平台进行仿真,不仅能够有效地缩短流水线型ADC数字校正技术的硬件设计周期,还提高了校正算法开发的灵活性和实
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