搜索筛选:
搜索耗时2.1314秒,为你在为你在102,285,761篇论文里面共找到 9 篇相符的论文内容
发布年度:
[期刊论文] 作者：谢永乐，陈光(礻禹),
来源：计算机辅助设计与图形学学报 年份：2002
...
[期刊论文] 作者：谢永乐,陈光(礻禹),
来源：微电子学 年份：2006
阐述了系统芯片(SoC)测试相比传统IC测试的困难,SoC可测性设计与测试结构模型,包括测试存取配置、芯核外测试层,以及测试激励源与测试响应汇聚及其配置特性、实现方法与学术...
[期刊论文] 作者：谢永乐,陈光(礻禹),
来源：四川大学学报(工程科学版) 年份：2002
提出了一种基于确定性测试集的数字集成电路随机测试生成方法.通过将完备测试集分成若干子集,由每一子集计算产生子集中测试矢量的被测电路各主输入端取“1”值的概率组合即...
[期刊论文] 作者：杨德才,谢永乐,陈光(礻禹),,
来源：电子测量与仪器学报 年份：2008
针对现代VLSI电路趋向于层次化的设计,本文提出了基于布尔可满足性的层次化通路时延故障测试方法,采用面向模块级的增量布尔可满足性合取范式的提取,从高到低层次化实现了关...
[期刊论文] 作者：杨德才,谢永乐,陈光(礻禹),,
来源：电子学报 年份：2007
格型数字滤波器在信号处理领域得到了广泛应用,本文针对VLSI实现的流水化格型数字滤波器,提出了一种内建自测试方案,不需要对其内部基本功能单元作任何更改,且能在较短时间内...
[期刊论文] 作者：杨德才,谢永乐,陈光(礻禹),
来源：四川大学学报（工程科学版） 年份：2008
为了避免时延故障测试因额外测试器插入导致过高的硬件成本和性能降低,本文提出了一种内建自测试测试向量生成器设计.该方案通过对累加器结构作低成本的设计改进,并通过一种...
[期刊论文] 作者：肖继学,谢永乐,陈光(礻禹),
来源：仪器仪表学报 年份：2009
在综述VLSI结构可测性设计方法的基础上,提出了DSP数据通路基于累加器测试的结构可测性设计方案:利用选择器或三态门实现电路测试、工作模式的切换;在测试模式时,电路中的寄...
[期刊论文] 作者：谢永乐,陈光(礻禹),孙秀斌,
来源：仪器仪表学报 年份：2005
以减少系统芯片(SOC)测试时间为目标,研究了基于内嵌芯核分簇的并行测试结构配置与规划问题.以求解多处理器规划问题为模型,分析了并行测试层次型SOC多芯核的规划,重点研究了...
[期刊论文] 作者：肖继学,谢永乐,陈光(礻禹),胡兵,
来源：仪器仪表学报 年份：2010
本论文提出了具有邻域子空间电路模块的基于累加器测试的低功耗测试方法.该方法将测试矢量进行伪格雷码编码以降低电路的开关活动率,从而减少测试功耗.FPGA实现的由3~2计数器...
相关搜索：
