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[学位论文] 作者：申红伟,,
来源：西安电子科技大学 年份：2015
锁相环(phase-locked-loop,PLL)做为时钟管理模块的核心,能够通过频率合成产生满足各种需要的时钟频率,尤其是它具备输入抖动滤波、零延迟缓冲以及相位匹配等功能,对多相时钟...
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