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并行流水架构相关论文

MPEG-2MP@HL高清实时解码器的VLSI设计实现

研究了可用于高清数字电视的MPEG-2 MP@HL解码器的设计与ASIC实现.解码器芯片的最高位流速率可达到80Mbps.采用了并行流水线技术架......

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MPEG-2 MP@HL 解码器并行流水架构 HDTV 设计实现 VLSI 实时总线仲裁 ASIC 数字电视技术架构 MPEG-2MP@HL decode

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