【摘 要】
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介绍了RS码的编译码原理及其在FPGA上实现的硬件结构,设计了RS(204,188)编译码器.采用改进的无逆BM迭代算法求解译码关键方程,利用弱对偶基比特并行乘法器提高系统吞吐率,并
【机 构】
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天津工业大学电子与信息工程学院,天津300387
【出 处】
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第七届全国信号和智能信息处理与应用学术会议
论文部分内容阅读
介绍了RS码的编译码原理及其在FPGA上实现的硬件结构,设计了RS(204,188)编译码器.采用改进的无逆BM迭代算法求解译码关键方程,利用弱对偶基比特并行乘法器提高系统吞吐率,并复用乘法器模块.在Xilinx ISE上完成了编码和译码的功能仿真,Xilinx XC6VX240T FPGA上实现了硬件验证,译码器工作频率可达到152.37 MHz,流水延迟为243个时钟周期.测试结果表明,该RS编译码器可以满足高速实时数据的处理.
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