【摘 要】
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本文研究了薄层SOI场pLDMOS在不同背栅电压应力条件下的阈值和导通电阻退化机理.在高压开关电路应用中,pLDMOS的背栅处于最低电位,与源极存在固定的电势差.对于薄层SOI场pLDM
【机 构】
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电子科技大学,微电子与固体电子学院,成都610054
【出 处】
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2013年全国博士生学术论坛——电子薄膜与集成器件
论文部分内容阅读
本文研究了薄层SOI场pLDMOS在不同背栅电压应力条件下的阈值和导通电阻退化机理.在高压开关电路应用中,pLDMOS的背栅处于最低电位,与源极存在固定的电势差.对于薄层SOI场pLDMOS,背栅电压的偏置强烈调制了器件体内电场分布,从而影响了器件的退化机理.实验结果表明,在较高背栅电压应力条件下,阈值电压具有更大的退化,这是因为沟道区具有较大的电场,更多的热空穴注入栅氧;对于不同的背栅电压应力,导通电阻均减小,这是因为在漂移区发生热电子注入效应.但对于不同背栅电压,发生热电子注入的位置不同.另外,对于较高的背栅电压应力条件,导通电阻在应力测试后期呈现增大趋势,而这是因为界面态对导通电阻的影响占据主导地位.
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