【摘 要】
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本文阐述了高速差分链路通道设计中的串扰问题，介绍了几种在电路设计中减小信号串扰的方法；与通常抑制源端串扰相比，本文提出了如何使单个通道所产生的串扰能组合叠加以减少
【机 构】
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国防科技大学计算机学院 长沙410073
【出 处】
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第十七届计算机工程与工艺年会暨第三届微处理器技术论坛
论文部分内容阅读
本文阐述了高速差分链路通道设计中的串扰问题，介绍了几种在电路设计中减小信号串扰的方法；与通常抑制源端串扰相比，本文提出了如何使单个通道所产生的串扰能组合叠加以减少整个链路串扰的抑制技术，并在印刷版(PCB)设计中进行布线(Layout)来实现，分析了该方法所达到的最终效果；另外，本文还讨论了合理的信号与地的比率对于改善器件封装(芯片、连接器)串扰的作用与布线方法。
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