【摘 要】
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随着微处理器规模和性能的飞速发展,单芯片内时钟发生器数目也相应地增加,从而导致芯片面积增大,所以芯片的成本开销越来越受到广泛关注。基于以上问题,本文提出了一种在40nm
【基金项目】
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自然科学基金项目(60906009,61076025,60970036)
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随着微处理器规模和性能的飞速发展,单芯片内时钟发生器数目也相应地增加,从而导致芯片面积增大,所以芯片的成本开销越来越受到广泛关注。基于以上问题,本文提出了一种在40nm CMOS工艺条件下实现的32相位时钟发生器电路。在多时钟发生器的芯片中用此结构取代局部时钟发生器,不仅减小了芯片的面积,降低了芯片的成本,而且缩短了设计的周期。由于目前PVT对MOS管的性能影响较大,所以本文提出的设计仅在固定的PVT条件下完成。最后在40nm CMOS工艺、电压0.9V、温度125℃条件下,使用Hspice工具对此电路进行了模拟,结果完全符合设计要求。
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