【摘 要】
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本文介绍了一种基于大规模可编程逻辑器件新的并行乘法器的设计原理与方法.其部分积的产生采用了非重叠的(non-overlapped)三位编码方式,并且改进Wallace加法树内部的连线方
【机 构】
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宁波大学信息科学与技术学院(宁波)
【出 处】
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中国电子学会电路与系统学会第十六届年会
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本文介绍了一种基于大规模可编程逻辑器件新的并行乘法器的设计原理与方法.其部分积的产生采用了非重叠的(non-overlapped)三位编码方式,并且改进Wallace加法树内部的连线方式,最后用超前进位加法器产生乘积.用VHDL语言描述了整个设计,并在Lattic公司的ispLSI1048上实现了该乘法器.
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