针对传统的SOC芯片设计在可重构性和时钟同步性这两方面的限制问题,本文重点研究了一种新的芯片设计方法——片上网络NOC(network on chip),并对其设计的关键点进行了讨论,重点研究了硬件架构对片上网络性能影响及优化策略。论文首先讨论了片上网络技术的背景及基础理论,分析了当今主流的设计方法和流程。针对设计流程中最重要的两个关键设计——片上网络架构设计和片上网络通信机制设计,进行了系统的分析与研究。通过在搭建的仿真平台上对采用不同硬件架构设计的片上网络进行性能仿真,详细研究了架构和网络性能的联系,重点分析了结构规模和路由缓冲器设计条件对片上网络吞吐量、功耗和延时等性能的影响。此外,对同样节点资源的片上网络进行不同方式平台搭建并进行了功能仿真,针对仿真结果进行了性能分析并提出了设计策略。论文还针对在Mesh结构中XY维序路由算法仿真中出现的“热点”问题进行了分析,提出了一个拓扑上改进的解决方案,调试了相应的路由算法,并对结果进行了仿真测试。通过与传统的结构进行对比,结果表明这种结构可以改进网络性能。