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随着集成电路的不断发展,特征尺寸在不断缩小,工艺进入深纳米水平。在7纳米的工艺中,芯片互连越来越复杂,互连线越来越细,线延时成为时序分析的重要组成部分,金属层的数量超过12层,时钟树结构难以平衡,此外,串扰、IR-drop、芯片绕线拥塞以及功耗等都成为了后端设计需要面对的问题。论文取得成果如下:1)对时钟的类型进行研究,通过对时钟延迟、时钟偏差和时钟不确定性的研究,以及对各类时钟树的研究和时钟树综合的相关配置,对时钟树综合进行了研究,确定了以顶层使用H-tree将时钟输送至子模块,再在子模块的M12层使用时钟网格对子模块做时钟树综合的方案。2)完成了对7纳米工艺下设计规则的研究。在布图规划的过程中,通过对宏单元之间的联系和与端口间的联系的研究,完成了宏单元的摆放,通过对天线效应等制造性问题和新元件性能的研究,完成了物理单元的摆放;通过对宏单元和标准单元的研究,完成了电源规划。在布局规划的过程中,先粗略摆放,再进行了合法化,对时序和阻塞进行优化,再使用多次优化的方法,对结果多次优化,还使用多位合并工艺对功耗进行优化。在时钟树综合的过程中,使用门控时钟技术,对时钟的功耗进行优化,大幅度降低功耗。在绕线的过程中,使用多次迭代法,对绕线的结果进行多次迭代,优化绕线结果。在ECO阶段,对7纳米下的物理规则进行研究,对子模块进行物理规则检查、形式验证和电路规则检查,并针对出现的问题结合7纳米下新的物理规则进行修复。3)对7纳米工艺下的静态时序分析的方法进行研究,研究了新型的多角多模的分析方法,并研究了OCV的模型,为避免OCV产生的过度悲观情况,研究了新型的AOCV模型,用于在芯片中模拟工艺偏差对时序的影响。使用新型的OCV模型和多角多模的分析方法针对7纳米工艺下的时序违例进行分析,针对性的提出解决方案并实施。对芯片的功耗进行研究,并采取门控时钟等方案降低芯片功耗。对7纳米工艺下出现的电压降问题和电迁移问题进行了研究,并针对问题提出改良方案,并使用redhawk对芯片的动态IR-drop进行测试,验证方案。本文还研究了一种新型的制造工艺—双重图形工艺,通过该工艺完成7纳米工艺下的光刻,并针对该工艺下的物理规则特性进行了研究。4)本文针对时钟树综合期间,钟源延时过大而不满足预期的问题进行发散性研究,提出两种新型的方案,针对时钟树综合期间元件的位置进行更大范围的约束和干预,通过对比分析法,确定方案类别,使用自动化的tcl(工具命令语言,tool command language),实施并完成自动化方案。经验证,方案实施后,钟源延时可以降低8.8%。最终的后端设计结果表明,本论文设计的子模块最大频率达到2.27GHz,规模达到43万门,大小为238412.1398平方微米,子模块的时序收敛良好,满足7纳米工艺下的物理规则,无DRC和LVS,达到签核标准。