【摘 要】
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基于非冯诺依曼架构的存算一体（Computing-In-Memory,CIM）芯片在处理卷积神经网络算法领域展现了独特的优势。该架构芯片的核心组成是存算器件构成的存算单元阵列,存算单元输入、处理和输出信号均为模拟信号,读出电路负责将存算单元以电流形式输出的运算结果进行取样量化。存算一体芯片意在突破冯诺依曼架构带来的访存功耗墙瓶颈,且该架构芯片中的阵列和读出电路具有高密度的寄生负载,因此面向存算一体
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基于非冯诺依曼架构的存算一体（Computing-In-Memory,CIM）芯片在处理卷积神经网络算法领域展现了独特的优势。该架构芯片的核心组成是存算器件构成的存算单元阵列,存算单元输入、处理和输出信号均为模拟信号,读出电路负责将存算单元以电流形式输出的运算结果进行取样量化。存算一体芯片意在突破冯诺依曼架构带来的访存功耗墙瓶颈,且该架构芯片中的阵列和读出电路具有高密度的寄生负载,因此面向存算一体芯片的低功耗读出电路研究与设计成为了一个重要的课题。本文设计的低功耗读出电路包括电流取样转换电路和模数转换器（Analog to Digital Converter,ADC）。读出电路的工作流程包括两个步骤,电流取样转换电路将存算单元的输出电流取样并转化成电压,模数转换器将电压量化输出。论文的主要工作内容如下:首先,研究存算一体芯片的应用领域及存算架构。卷积神经网络算法中,90%以上的运算都是矩阵乘法或加法运算,基于存算一体架构的芯片可以高效地在存算器件内实现该运算功能。读出电路负责将存算单元的运算结果量化输出,读出电路精度、速度、功耗和面积影响着存算一体芯片的运算精度,能耗比和集成度。综合考虑存算一体芯片对读出电路的需求,提出了基于新型电流取样转换电路和低功耗逐次逼近型（Successive Approximation Register,SAR）ADC的读出电路架构。接着,对新型电流取样转换电路展开设计。电流取样转换电路作为读出电路中的一个核心模块,负责将存算单元的电流信号取样并进行电流电压转换。本文设计的电流取样转换电路具有以下创新点:可以为存算单元的输出端提供稳定的钳位电压并进行高精度的电流取样;消除了复制电路中的器件靠近截止区带来的误差,支持在单电源系统中实现地轨输出的电流电压转换,下一级ADC无需再引入用来消除直流偏置的参考电压和缓冲电路;通过控制电路中的开关网络实现多量程的电压输出,可以根据存算单元数据稀疏度匹配ADC的动态范围。本文设计的电流取样转换电路有利于大规模的阵列集成,功耗主要由存算单元的输出电流决定。然后,设计一种8位5 MS/s的SAR ADC。SAR ADC作为读出电路中的另一个核心模块,负责将电流取样转换电路的模拟输出电压量化为数字信号,完成对存算单元信号的读出。在SAR ADC电路中,采样开关、比较器、模数转换器（Digital to Analog Converter,DAC）电容阵列基于模拟电路设计方法实现,采用带有自举电容的开关电路,消除采样保持的原始输入信号失真问题;采用具有较宽动态输入范围的比较器,引入预放大级和锁存结构,减小了SAR ADC的失调和功耗开销;采用电容上极板采样方式,减小了电容阵列的面积;SAR控制逻辑采用同步逻辑时序以适应不同速度的应用场合。最后,对读出电路进行版图设计及后仿验证。读出电路内核面积为80μm*90μm,在1.2 V工作电压下,带有寄生参数的读出电路后仿真结果为:读出电路整体功耗为85μW,信噪失真比为44.08 d B,无杂散动态范围达到了49.14 d B。结果表明,本文设计的读出电路具有低功耗,小面积和高精度的性能,符合存算一体芯片的应用需求。
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