时钟在电子系统中扮演的角色十分重要，在通信系统、电子测量、仪器仪表等领域，时钟的好坏直接影响整个系统的性能。当今，软件无线电技术的广泛应用和跳频通信技术的不断发展使得对于宽调谐范围频率合成器的需求越来越大。今后的发展趋势有可能朝着用单片宽带VCO实现宽调谐范围频率合成器的方向迈进。由于环形VCO比LC-VCO的调谐范围要大，并且占用芯片面积更小，同时，噪声性能可以通过参数的不断优化达到时钟信号的要求，所以基于环形VCO的宽调谐范围频率合成器出现得越来越多。　　 本文在分析研究国内外频率合成器发展动态的基础上，设计了一个适应超高频率工作环境、调谐范围宽的频率合成器。它能够实现调谐范围2.8GHz～5.6GHz，频点间隔80MHz的频率输出,加以缓冲级电路，可以输出方波或近似方波。电路在设计过程中采用了全定制和半定制相结合的方法，其中，可编程分频器中的可编程计数器部分采用了半定制ASIC设计流程进行设计，而PLL系统的其他部分采用全定制流程设计。从混合仿真结果看，系统工作性能良好。　　 本次设计采用TSPC结构实现了一个无死区,鉴相范围为[-1.8π，1.8π]的线性PFD。采用了一个电流匹配范围宽，电流失配小的结构实现了一个充放电电流为300μA的CP，后仿真结果显示充放电电流在输出电压0.5V～1V范围内偏差不超过4μA，即1.4％；电流失配不超过3.2μA，即1.1％。采用三级环形结构，设计了一个后仿真调谐范围大于3GHz，输出5.6GHz信号时后仿相位噪声约为-95dBc/Hz@1MHz的VCO。用混合设计方法实现了一个分频比为35～70的可编程分频器,并用全定制设计了一个工作频率高于6.25GHz的前置8分频器。环路滤波器部分采用二阶结构，并用片外元件实现。前仿真结果显示环路在30μs左右锁定，锁定后VCO压控信号线上的电压变化幅度为0.0731mV。　　 针对可编程分频器部分控制端口较多的问题，本文在分析一些串行接口协议的基础上选择并设计了一个SPI串行接口电路，它每次操作可实现48位数据的写入或者32位数据的读出。这部分电路采用半定制流程进行设计，前后仿真结果显示电路工作性能良好。本设计将其中写操作字的8位用于控制可编程分频器的模值控制端，实现了频率合成器的焊盘数量的最小化以及对频率合成器的良好读写控制。在文章的最后给出了芯片总体版图和测试方案。　　 本次设计采用中芯国际SMIC0.18μm CMOS工艺实现。