数字复接就是依据时分复用原理完成数码合并的一种技术。在数字通信网中,数字复接不仅仅是与信源编码、数字传输、数字交换相并列的专门技术,而且还是网同步中的帧调整、线路集中器中的线路复用及数字交换中的时分接续等技术的基础。近年来,随着用户需求的变化和传输技术的发展,光通信领域的准同步数字系列(Plesiochronous Digital Hierarchy,简称PDH)正逐渐被同步数字系列(Synchronous Digital Hierarchy,简称SDH)所取代,但是PDH因其容量适中,配置灵活,成本低廉和功能齐全,可针对客户不同需要设计不同的方案,在某些特定的接入场合(例如对传输容量需求不大)仍具有一定优势。论文对准同步数字复接和分接关键技术进行了深入的研究,根据现实需要,设计了一个四路E1(欧洲的30路脉冲编码调制,或称基群,速率2.048Mbps)／E2(二次群,速率8.448Mbps)准同步数字复接系统的FPGA方案,其主要功能可由单片FPGA实现,该解决方案在集成度、功耗、成本以及灵活性等方面都具有明显的优势。本文首先简要概述了数字复接技术的发展现状,以及现场可编程门阵列FPGA在通信领域的应用优势。基于数字复接的原理,并根据设计目标,确立了适合本课题的准同步数字复接系统方案。其次,详细描述了系统复接端和分接端各单元电路,包括HDB3编／译码,正码速调整／恢复,位同步、帧同步信号提取,E1／E2信号复接和分接的设计思想及实现方法。重点介绍了作为准同步复接核心部分的正码速调整／恢复模块,对该模块运用Gray码(格雷码)技术进行了优化,解决了FIFO在读写异域时钟下指针传递与比较的难题。在QuartusⅡ集成开发环境下,按照自顶向下的设计原则,完成了系统各单元电路的VerilogHDL语言编写、功能仿真、综合、布局布线、时序仿真等。最后,在各部分功能分别实现的基础上,对E1／E2准同步数字复接系统的核心模块进行了波形的观察与调试,达到了预期的效果。