随着微电子技术高速发展,集成电路已渗透到现代通信,汽车电子、医疗和交通系统领域等人们生活的各个方面。然而,集成电路的发展受到工艺尺寸的缩小而产生的寄生效应的极大限制,寄生效应引起的信号完整性、动态压降和温度翻转等非理想效应使得时序收敛因多个变量相互制约而变得愈加复杂。此外,单个芯片上逻辑门数达到十几亿规模,时钟频率达到GHz以上,仅仅靠工艺技术的提升已难以实现设计的快速收敛,如何缩短芯片设计周期,成为物理设计工程师面临的巨大挑战之一。物理设计绝不是对后端EDA工具的熟练掌握以及使用就可以完成的,而需要针对具体设计目标特点研发具体设计实现方法才能使设计快速收敛。本文对逻辑综合,可测性设计,静态时序分析和后端设计进行了详细的研究,采用TSMC 0.18um 1P 6M CMOS工艺来实现8位RISC_MCU的综合,时序验证和自动布局布线。本文的主要研究内容和结果如下:1.对逻辑综合理论进行了研究。重点讨论逻辑综合约束及工作环境的内容,概述了多时钟域时序约束的处理方法以及逻辑综合的编译策略和优化方法,完成8位RISC_MCU的约束添加的编写和工作环境的定义,实现RISC_MCU的逻辑综合并生成门级电路,总结得到网表质量评价原则。使用形式验证技术对综合前后设计逻辑功能等价性进行了检查。2.对可测性设计进行了研究。首先阐述可测性设计理论知识和常见测试方法,重点讨论基于扫描的可测性设计方法,测试时序与测试测试规则的内容,完成8位RISC_MCU测试扫描编译并进行故障测试覆盖率检查。分析了两种提高测试覆盖率的方法,使设计测试覆盖率从初始值0.46%提高到99.97%,使得覆盖率提高到要求范围内并且在设计中插入扫描链。3.对静态时序分析进行了研究。首先对静态时序分析的原理进行了阐述,对常用的寄生参数文件spef和标准延时文件进行了比较并阐明了各自用途。对时序路径的划分与三种时序分模式:单工作条件、bc_wc和OCV进行详细的讨论。重点阐述了OCV时序分析模式和共同路径悲观的内容,采用CPPR技术完成布图后8位RISC_MCU的时序验证工作,时序满足要求。4.对物理实现过程进行了研究。简述整个后端设计流程,重点研究了布图规划的内容及其结果对设计收敛的影响。其次,对扫描链重排进行了讨论并对扫描重排前后扫描链结果进行对比。在时钟树综合过程中,利用analyzeClockTreeSpec对时钟树约束文件先进行检查以判断其合理性,采用一种自动与手动相结合的时钟树综合方法完成时钟树综合。最后,采用MMMC方法来验证设计时序和对设计时序进行了分析和优化并实现时序收敛。将布图后网表与布图前网表通过形式验证方法验证物理实现前后设计逻辑功能的一致性。