近年来,随着小型无人机的应用场景日趋广泛,其对通信链路的可靠性和实时性提出了愈来愈高的要求。作为5G的关键技术之一,低密度奇偶校验（Low Density Parity Check,LDPC）码具有结构简单、性能良好的优势,但现有的LDPC软判决译码算法依然存在因迭代次数的增加导致时延过高的问题及复杂程度的增加,难以部署在实时性要求高、资源和尺寸有限的无人机平台上。同时,考虑到小型无人机资源有限,开发适用于实际硬件平台的编译码器,符合当前发展趋势。本文首先在研究LDPC码基本理论与译码算法的基础上,提出了一种改进型混合判决译码算法——基于不可靠接收信息的差和比因子比特翻转最小和（Bit Flipping Min Sum with Difference to Sum Ratio Factor Based on Unreliable Received Messages,DSR-URMBFMS）算法。相比传统的差和比因子最小和（Min Sum with Difference to Sum Ratio Factor,DSR-MS）算法,所提算法结合了软硬判决两种方案的优势,通过软判决信息交换和硬判决比特翻转快速定位正确码字,减少算法的主迭代次数,达到降低译码时延的效果。仿真结果表明,所提译码算法不仅能够获得性能方面的提升,在运算复杂度方面也因主迭代次数的减少而有所改善。其次,为缩短部署周期,与项目所依托的硬件平台相结合,本文探索使用赛灵思（Xilinx）的Vivado高层次综合（High Level Synthesis,HLS）工具实现适用于FPGA的低复杂度LDPC译码器。为了统一循环边界,更好地发挥FPGA的并行处理优势,本文提出了一种将不规则码扩展为“规则码”并压缩的存储结构,再通过优化指令（Directive）实现了译码过程的流水或并行作业,最后将选定的译码器方案输出为IPCore以供链路调用。综合报告显示,相比于优化前的串行方案,该译码器能够较好地降低译码时延。本文针对小型无人机数据链系统中LDPC码的应用提出了一种改进型混合判决译码算法,并探索通过Vivado HLS工具完成译码器的设计和实现,为后续的实验研究提供相应的参考。