随着微处理器上的晶体管数目按照摩尔定律呈指数级增长,高速互联网、智能手机、可穿戴设备、还有现在的车联网、物联网、智能家居等各种互联网+智能硬件产品得以大速发展。由于消费者对设备的要求越来越高,更薄更小更快更低功耗,促使集成电路上同样小的空间里集成越来越多的硅电路。与之对应的是连接电路元器件的互连线的特征尺寸也被设计的越来越小,芯片工作的频率又越来越高,互连线的耦合和时延问题已经成为阻碍电路性能的关键问题,甚至可能导致时序与逻辑错误。因此建立简单有效的串扰模型与时延计算模型是很有必要的,它在一定程度上简化电路设计,为电路设计者提供合理有效的参数,还能为自动化的计算机辅助设计软件提供参考。本文主要研究的是互连线的时延和串扰。本文从互连线的基本电学参数出发,根据互连线的物理结构,得到了互连线上的电阻电容电感的计算式。然后分析了互连时延问题,从传统的Elmore模型开始,到改进的Elmore模型和传输线模型。然后对互连线的串扰问题进行了研究,介绍了电容耦合和电感耦合串扰的机理,进而对现有的模型进行了分析介绍,Devgan模型和Martin模型只考虑了电容耦合,而矩阵级联模型则考虑了电容和电感耦合。本文考虑到精度和时间的折衷,还对Martin模型提出了改进,通过与HSPICE的仿真数据和Martin模型的结果进行比较,验证改进模型的合理性。单独分析完了时延和串扰,本文还分析了串扰对时延的影响。对于容性串扰,根据施扰线和受扰线的信号跳变方向,通过开关因子的值来体现串扰对时延的影响。对于感性串扰,在ABCD矩阵法的基础上,建立电学方程,通过Pade降阶,得到时延的解析表达式。最后本文从随机统计原理出发,考虑基于随机行走电容提取的多端线网时延计算,提出保证准确度的多端线网自适应互连时延计算方法。首先推导了互连时延的随机误差与随机行走电容提取结果误差的依赖关系,给出了时延误差的理论上限;然后提出了基于误差上限估计和基于误差微调的2种自适应互连时延计算策略,它们根据用户指定的时延误差阈值自动调整执行随机行走电容提取的精度设置与次数,并通过“断点续算”提取技术缩短整体计算时间。对实际电路版图中互连线网结构进行计算的实验结果表明,该方法能够保证时延结果的准确度,而基于误差微调的自适应策略比基于误差上限估计的策略效率更高,在确保时延误差可控的同时使包含电容提取的总计算时间最短。