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随着科技革命的不断推进,半导体工艺和集成电路技术同样取得了巨大的进步,使得芯片面积不断减小,运算速度不断提高。然而,高集成度以及高运算速度却使得集成电路和电子器件对静电放电（electrostatic discharge,ESD）保护的要求不断提高。ESD是芯片可靠性研究的重要组成部分。ESD应力产生的高电场、大电流足以击穿CMOS器件的栅氧层或集成电路的金属布线。这使得ESD成为了集成电路失效的主要原因之一。相比起一般集成电路的ESD保护,高速电路低寄生电容、低泄漏电流（leakage current）和零串联电阻（series resistance）等要求使其ESD保护更加困难。因此,双二极管ESD保护电路（dual diodes/rail-based ESD protection circuit）被广泛地应用于射频（radio frequency,RF）、高速（high-speed）和数字电路的ESD保护中。为进一步改善双二极管ESD保护电路的性能,本文对其中存在的寄生器件（即寄生PNP三极管）进行研究,并提出了优化双二极管ESD保护电路性能的方案。本文重点研究了双二极管ESD保护电路中高端二极管（high-side diode）和P衬底（P-substrate）间生成的寄生PNP三极管的ESD特性,包括开启电压(triggering voltage,Vt1)和导通电阻(on-resistance,Ron)等,防止其影响ESD主通路的开启以及内部电路的正常工作,以此提高电路的稳定性以及可靠性。首先,本文从常用的ESD保护器件和电路出发,介绍了ESD的保护方式,分析了保护器件和电路的工作原理并介绍了高端二极管的版图布局以及寄生PNP三极管的结构。其次,应用Silvaco TCAD仿真并调整其参数（即发射极、基极、集电极宽度）对ESD特性的影响。仿真结果表明,基极宽度（D2）是影响其开启电压(Vt1)的关键参数。随着D2的下降,Vt1有着显著的降低。此外,本文通过在N阱或P阱中增加N+以及在N、P阱间跨接高浓度掺杂区域（N bridge和P bridge）等方法,调整寄生PNP三极管的ESD特性。TCAD仿真结果表明,在寄生PNP三极管集电极右侧增加N+区域可产生类似于可控硅（silicon controlled rectifier,SCR）的回滞现象,在P阱和N阱间跨接高浓度区域可有效降低其开启电压(Vt1)。最后,将设计的寄生PNP三极管通过65nm low-k logic/Mixed-Mode CMOS工艺进行流片,并应用EMCESD公司的传输线脉冲发生器（transmission line pulse,TLP）系统进行测试。TLP测试结果与仿真结果基本吻合,测试结果验证调整寄生PNP三极管的基极宽度（D2）可有效地改善寄生PNP三极管的开启电压(Vt1)。