当集成电路的工艺节点推进到22nm，传统平面晶体管面临短沟效应严重、性能退化等诸多问题，已不能满足按等比例缩小的要求。因此，新的器件结构应运而生，3D MuGFET（3-dimensional Multi-Gate FET，三维多栅器件）是其中的典型代表。3D MuGFET中，硅细线条的制备是整个工艺流程的基础;而HKMG(High-KDielectric and Metal Gate，高介电常数介质与金属栅)则是有效降低功耗，提高器件栅控能力和驱动电流的关键工艺。进入22nm节点后，3D MuGFET给HKMG提出了更高的要求:除了要求HK材料具有高的K值和大的带隙、高的热稳定性和化学稳定性高、少的固定电荷以及与良好的衬底间的界面特性，金属栅材料具有良好的热稳定性、较低的电阻率和可调节的功函数之外，还要求HKMG具有良好的保型性和精确可控的淀积速率。HfO2/TiN系统能在较大程度上满足上述要求，因此，本文面向3D MuGFET的工艺集成，对硅细线条和HfO2/TiN的制备工艺及性质展开研究:　　为获得高性能的HfO2薄膜，对PEALD HfO2的工艺进行了优化，以优化条件淀积的HfO2薄膜的K值高达38，其淀积速率为0.9918(A)/cycle。Al/TiN/HfO2/p-SiMOS电容的测试结果表明，在金属栅淀积后进行10min450℃N2气氛退火能有效减少界面态和界面层中的陷阱电荷，而不引起EOT的增加。EOT=1.6nm时，栅极电流密度为5.166E-5A/cm2@VFB-1V。　　对反应射频溅射制备TiN薄膜进行了研究，优化了影响薄膜电阻率和淀积速率的工艺参数。不同溅射条件下制备的Al/TiN/HfO2/p-Si MOS电容的特性表明，反应射频溅射过程中的N等离子体有利于MOS电容中HfO2/Si界面的钝化，可以提高器件可靠性，但代价是EOT增大。提出了一种通过改变双金属叠层中底层金属厚度调制整体金属栅有效功函数的方案，通过Al/TiN/SiO2/p-Si MOS电容的测试，表明改变TiN的厚度可以有效调节金属栅的功函数，调节范围约0.3V。进一步地，金属栅的保型性实验证实了其用于3D MuGFET的可行性。　　为制备线宽均匀且小于20nm、具有大深宽比的硅细线条，本文研究了通过湿法腐蚀削(Trimming)硬掩膜线宽来制备硅细线条的工艺，设计了两种用于Trimming的掩膜叠层结构，即在Si3N4保护下用BHF溶液削减SiO2线宽和在SiO2保护下用170℃浓磷酸削减Si3N4线宽，两种方法都得到了线宽20nm以下的均匀细线条，为制备3D MuGFET提供了可靠的工艺方案。　　为能进一步提高3D MuGFET的集成密度，又提出了一种Fin的侧壁掩膜结构，结合硅的各向异性腐蚀，可以实现多层超细硅线条的制备。　　综上所述，本论文围绕细线条的制备和HfO2/TiN系统所展开的实验研究，能够为实现高性能3D MuGFET的工艺集成提供关键工艺的优化方法和解决方案，具有现实意义。