在数字超大规模集成电路(VLSI)设计中,低功耗设计成为越来越备受关注的一个问题,尤其是对于便携式和高性能的系统。当集成电路的工艺发展进入深亚微米和超深亚微米阶段,功耗已经成为制约芯片性能的关键因素。低的能量消耗可以节约封装成本,延长移动便携设备的电池寿命。因此,对低功耗设计技术的研究和应用是未来进行芯片设计的重要方向。本文首先主要研究和分析了CMOS电路的主要功耗来源,功耗来源包括动态功耗和静态功耗。其中动态功耗包括开关功耗和内部功耗,静态功耗的主要来源为亚阈值泄漏电流。然后,着重研究和分析了芯片设计的各个抽象层次上的低功耗设计方法,层次化低功耗设计分别从制造工艺级、电路级、门级、寄存器传输级(RTL)、体系结构级以及系统级研究了所应用的低功耗设计技术。其中,制造工艺级主要分析了封装和工艺技术对功耗的影响；电路级低功耗技术重点分析了多电源电压技术降低功耗的技术,同时分析了路径平衡技术降低功耗的技术；门级低功耗技术主要分析了门级电路的功耗优化技术和多阂值电压优化技术；寄存器传输级低功耗技术主要分析了门控时钟降低功耗的技术；体系结构级低功耗技术主要分析了并行结构低功耗技术和流水线结构低功耗技术；系统级主要分析了电源门控技术降低系统的静态功耗技术。抽象的层次越高所能降低的功耗越多。最后,结合一款可重构视频解码芯片的物理设计,该芯片采用的为TSMC65nm LP的工艺,具体阐述了芯片物理后端的设计流程。我们使用Synopsys公司的工具IC compiler完成后端的布局布线的工作,布局布线为后端物理设计的核心部分,其完成的质量直接影响着芯片的性能。该芯片采用了门控时钟技术很好的降低了芯片的动态功耗,同时在整个后端布局布线的过程中采用了多阈值电压优化的方法很好的降低了芯片的静态功耗。多阈值电压优化的方法贯穿于芯片设计的整个过程中,我们在逻辑综合阶段和后端的布局阶段以及布线阶段都使用多阈值优化静态功耗的方法,很好的取得了时序优化和功耗优化的折中。