高速高精度模数转换器(ADC)是目前ADC设计的研究热点,通常采用流水线型(Pipelined)结构来实现。采样保持电路是流水线型ADC中的关键模块。它位于转换器信号处理链的最前端,它的速度和分辨率决定了整个转换器所能达到的最大转换速度和最高分辨率。本文基于TSMC0.18μmCMOS混合信号标准工艺,研究和设计了一种应用于14位100MSPS的高速高精度流水线型ADC的采样保持电路。本论文主要研究和分析了流水线型模数转换器中采样保持电路的相关设计技术。首先介绍了流水线型ADC的基本工作原理、采样保持电路的基本数学理论和衡量其性能的主要指标。接着,详细分析了采样保持电路的电路结构及其子电路(包括栅自举开关电路、全差分运算放大器、共模反馈电路)的结构。同时,分析了电路中的各种非理想因素对电路性能的影响,例如开关导通电阻的非线性、电荷注入效应、时钟馈通效应、运放的不完整建立,等等。然后,从电路设计的角度提出了降低非理想因素影响、改善性能的实现技术。最后,建立数学模型,计算出14位100MSPS流水线ADC对采样保持电路中各个子电路的性能要求,以此为依据设计了一种电容翻转结构的采样保持电路,并在Cadence软件平台中对其进行了仿真验证。在输入信号为一个满幅值为2Vpp、频率为10.058MHz的正弦差分输入信号时,对输出电压做1024个点的快速傅里叶变换(FFT),其输出频谱的仿真结果表明,无杂波动态范围SFDR为103.5dB,满足14位流水线ADC的设计要求,可以将此采样保持电路应用于14位分辨率、100MSPS采样率的流水线ADC中。