锁相环(PLL)能够输出一个精准的时钟信号,这个时钟信号的频率是参考信号频率的N倍,其频率可高达GHz。因此,锁相环已被广泛应用于通信系统的时钟和数据恢复电路,微处理器的时钟产生电路,以及无线应用中的频率合成等方面。有许多指标来衡量锁相环的性能,但最重要的指标是相位噪声。影响相位噪声的因素具有不同的性质,这些影响因素主要包括热噪声,闪烁噪声,散粒噪声,基准噪声,衬底噪声和电源噪声。然而很难找到一种通用的方法来包含各种影响因素,以获得PLL系统的总相位噪声。传统的相位噪声计算方法没有考虑所提到的影响因素,只能作一定程度的参考;一些采用复杂模型的方法获得的总相位噪声,其结果并不能较好地对应实际电路;其他的方法利用频谱图或时域抖动图的方式来计算相位噪声。然而,这些方法均不能准确地计算相位噪声。为了解决上述问题,本文提出了一种简单的方法来准确地计算各影响因素引起的相位噪声,获得比较实用的PLL电路的总相位噪声。该方法使用特殊的叠加理论,统一各影响因素在一个实际的PLL电路中的相位噪声传递函数,能够通过传递函数的计算得到锁相环的总相位噪声以及用图形方式来呈现各传递函数。对于PLL集成电路设计者来说,本文提出的计算方法对考虑各因素对相位噪声的影响及设计高性能的PLL电路具有很高的参考价值。为了验证提出的计算公式的有效性,用标准的CMOS 0.25μm工艺设计了输出时钟为48MHz的电荷泵锁相环。仿真结果表明,实现了带内的相位噪声低于-88.6dBc/Hz,带外的相位噪声为-108.4dBc/Hz@1MHz。这些电路仿真结果与理论计算结果基本一致,它们的绝对误差低于2.54dBc/Hz。