随着集成电路制造工艺的不断细化及芯片频率的不断提高，越来越多的跟时延相关的故障涌现出来。单纯的固定型故障(stuck-at)测试已经不足以保证芯片的可靠性和质量，用专用的时延测试方法来检测时延故障就变得很有必要。时延测试已成为芯片制造过程中用以保证芯片质量不可缺少的环节。　　 针对时延故障的自动测试向量生成(ATPG)一般基于一定的可测试性设计(DFT)技术，比较常用的是扫描设计。可测试性设计技术的采用可以降低向量生成的复杂度，提高故障覆盖率：但是同时，也将一部分在原始电路中不可测的故障转变成可测的。这些故障的存在并不会影响电路的正常功能。如果因为这些功能不可测故障丢弃功能正常的芯片，就会引起过度测试和产率下降。所以防止过度测试是很有意义的。　　 本文研究了集成电路的时延测试技术及相应的应用方法，并结合一款高性能通用处理器介绍了通路时延测试和跳变时延测试的具体应用，针对加入时延测试后测试向量大幅增加的问题，提出了一种测试向量集的优化流程；在减少过度测试方面，本文分析了引起过度测试的原因，系统归纳了避免过度测试的各种方法，并在此基础上提出了一种可减少过度测试的基于扫描的时延测试生成方法。本文的主要贡献有：　　 1.实现了一款通用微处理器的时延测试。为一款通用微处理器芯片产生了通路时延向量和跳变时延向量，并通过仿真和圆片测试(wafer testing)对向量进行了验证；为了减少向量的数目，提出了一种测试向量集的优化流程，试验结果表明采用该优化流程后，测试向量数减少了35％。　　 2.针对引起时延测试过度测试的两个主要因素：时序电路中不合法状态的存在和结构测试中过高的电压降(IR drop)，提出了一种可减少时延测试的过度测试的向量生成方法SeBoS(sequential-broad-side)。该方法在应用快速时钟检测时延故障之前插入若干拍慢速时钟，从而避免了大量的不合法状态，并减轻了由过大的功耗引起的电压降。增加3拍慢速时钟的SeBoS方法能将电路中触发器的信号跳变数减少21％到67％不等。通过在测试向量自动生成过程中识别和扩展不合法状态，并用于指导剩余故障的测试生成，多数情况下可将测试生成的CPU时间减少45％以上。在考虑相同时间帧的情况下，SeBoS方法与现有主流的方法相比，所产生的测试向量能更加有效地避免不合法状态。