浮点运算已经被广泛应用于实时图形、多媒体应用处理以及数字信号处理等多个领域,许多数字信号处理算法使用浮点运算时,每秒需要执行数百万次计算,如此严苛的要求推动电路设计向更快速、更精确、更高效的方向发展,因此对浮点运算的研究尤为重要。传统的浮点运算处理对单精度浮点数和双精度浮点数研究较多,但是这些高精度的处理单元面积和功耗也相应很高,对于一些精度要求不高的低功耗设计而言,高精度的浮点运算单元不仅消耗更多的资源,而且影响其运行速率。为了更好地解决上述问题,本文设计了一款基于融合式对数转换器的半精度浮点除法器。该除法器的尾数处理部分运用了对数转换的思想,通过对数转换可将复杂的尾数除法运算转变为减法运算。在对数转换的基础上提出了除法器硬件实现的三种架构,分析比较三种架构的面积、延时和周期,最终确定运用融合对数转换器来实现除法器。在融合式对数转换器的设计过程中,本文首先分别设计了对数转换器和反对数转换器,然后通过分析对数函数和反对数函数的函数特性,利用二者的数学相似性创造性地提出了二者融合的硬件结构,即在对数转换器的基础上添加微弱的硬件资源,使得融合结构可以同时实现对数转换和反对数转换两个功能。该设计使得硬件可以复用,从而达到了节省资源的目的。在设计出融合结构后,本文从部分和整体两方面入手,分别对融合式对数转换器结构和半精度浮点除法器整体进行了性能分析。对于融合式对数转换器,在SMIC.18工艺下,对数转换器可以以14%的单元面积和6%的延迟为代价实现反对数功能。对于半精度浮点除法器整体,与Xilinx内置的半精度浮点数除法器IP核相比,其主频提高了接近一倍,查找表减少了25%,触发器减少了56%。