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近阈值电路设计因其能效优势受到广泛关注,然而随之而来的延时波动加剧,导致传统基于片上波动的时序分析方法过于悲观不再适用。统计时序分析方法面向工艺波动影响下延时分布统计建模,成为近阈值时序分析克服过悲观的重要方法,但面临以下难题:首先,近阈值下单元延时与工艺参数呈非线性关系,导致难以由工艺参数分布对单元延时统计建模;其次,路径中相邻单元间延时存在相关性,导致难以由单元延时分布对路径延时统计建模。针对上述难题,本文基于对数高斯分布对近阈值电路的单元延时乃至路径延时统计建模,推导工艺参数波动影响下延时方差及±3σ值的解析表达式。面向单元延时建模,首先基于高斯分布的阈值电压波动,建立了近阈值下基于对数高斯分布的反相器统计延时模型,进而针对组合逻辑单元中堆叠和并联结构引发的多阈值电压波动问题,分别提出多元阈值电压等效和多元电流统计矩等效方法,建立了组合逻辑单元延时统计模型。面向路径延时建模,针对路径中快/慢输入单元(单元输入转换时间小于/大于两倍单元延时)两类情况分别建模。快输入情况下,提出基于单元延时波动源分解的路径延时组合表征法,建立路径延时统计模型;慢输入情况下,分析电路设计参数和路径单元延时波动的关系,拟合路径中单元延时方差,建立路径延时统计模型。本文在TSMC28nm工艺下通过组合逻辑单元(反相器、与非门、或非门)和ISCAS99测试集路径,对提出的近阈值单元和路径延时统计模型进行验证。验证结果表明,与蒙特卡洛仿真结果相比,本文单元和路径模型的延时方差的平均误差分别小于12%和10%,±3σ值的平均误差均小于10%。与传统标称延时等效法的近阈值单元延时模型相比,本文对于堆叠和并联结构单元的延时方差精度分别提升至3.25倍和3.35倍,3σ值精度分别提升了2.52倍和2.18倍,-3σ值精度分别提升了2.44倍和1.65;与传统固定相关性系数法的近阈值路径延时模型相比,本文路径延时方差和±3σ值的精度分别提升至1.99倍,1.47倍和1.80倍。