同步电路系统以其结构简单、实现方便等优势始终占据着VLSI设计的主流位置，然而当CMOS工艺进入到深亚微米乃至纳米时代，同步电路的时钟偏差和片上波动日渐严重，功耗问题越发突出。异步电路系统由于消除了全局时钟，将数据驱动方式由时间驱动转变为事件驱动，不但可以自然地解决这些问题，而且还能获得更低的电磁干扰、更小的功耗和更优的性能等好处。然而，异步电路系统也存在着测试与调试困难、对噪声敏感、难以对性能进行分析和优化等问题，导致商用EDA工具对它的支持程度远不如对同步电路那样成熟，这给异步电路系统的设计与实现带来一系列需要迫切解决的难题。　　 本文研究异步电路系统设计与实现的关键技术，其主要贡献与创新成果如下：　　 1)在深入研究解同步设计方法学的基础上，提出一种基于时钟门控单元的解同步区域划分算法，可以方便快捷地减少局部控制器的插入，还对前人文献中从未提及的物理设计范畴提出了实际的考虑，并给出了完备的设计步骤；　　 2)提出一种在解同步设计中优化延迟匹配部件精确度的方法。通过对ISCAS89基准电路集的实验，发现了电路中虚假路径普遍存在这一事实，并提出一种利用ATPG技术过滤虚假路径的流程，具有简单易用的特点，可以有效提高延迟匹配部件的精确度，这对于芯片性能的改进、功耗的降低和面积的缩减都有积极的意义；　　 3)提出一种事件关联解同步设计方法。针对异步电路“事件驱动”的特征，将延迟匹配部件的长度与实际发生的“事件”联系起来。利用这一方法，在32位龙芯处理器核的双精度浮点加法部件中，根据不同完成时间的事件进行延迟匹配部件，有效提高了吞吐率；　　 4)提出一种四相双轨静态异步电路的功耗和性能优化方法。利用电源屏蔽单元关闭电路传输空数据时的电源供给，有效降低了四相双轨异步电路的功耗；利用以空间换取时间的思想，通过复制一套组合逻辑来使相邻有效数据并行传输，有效提高了四相双轨电路的性能；结合双轨电路中使用电源屏蔽单元的独特要求，提出一种新型的电源网络构建方案，解决对零散分布的组合逻辑进行电源控制的问题。