现场可编程门阵列（FPGA）目前广泛应用于各领域的数字电路系统中。其实现方式与设计流程在带来高度灵活的可配置性的同时，也使得目前相对成熟的固定型数字电路测试方法不能很好地解决FPGA芯片的测试问题。SRAM型FPGA芯片中采用可配置的SRAM，以查找表（LUT）的形式实现基本的组合逻辑功能，其中潜在故障的产生原因和表现方式都与传统逻辑门电路有所差异，本文即以此为出发点展开相关研究。在目前的应用无关的FPGA内建自测试（BIST）方法中，部分片内资源被用来实现测试辅助电路，通常单次测试配置下只考虑待测电路部分的故障检测问题，必须多组重复配置才能覆盖所有片内资源。本文以LUT自测试链方法为基础，在相同的测试开销下，提高测试方法对所有涉及片内资源的故障覆盖率，从而提高测试效率。在面向应用的FPGA测试问题上，FPGA应用电路的实现方式和故障模型使之无法直接应用传统的测试生成算法。本文以充分体现了LUT单元与逻辑门之间差异性的组合电路为研究对象，在经典测试向量生成FAN算法的框架下，针对LUT单元的结构特点进行算法扩展，使之能够应用于基于FPGA实现的组合电路。在测试向量生成算法的基础上，通过动态压缩和静态压缩相结合的方式，在保证故障覆盖率的同时尽可能减少测试数据中的冗余，从而得到具有实用意义的电路故障测试向量集合。利用FPGA逻辑综合过程中产生的固有空闲资源，本文提出了一种不增加逻辑资源开销的电路可测性优化方法，通过在局部电路中添加冗余的互连线，对LUT存储位故障进行屏蔽，并减少电路所需的总测试向量数。本文实现了该可测性设计方法在基于Altera Quartus II的FPGA应用电路设计流程中的插入，使得之能够应用于现有的FPGA电路设计方法中。