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由于低密度校验码（Low Density Parity Check codes，LDPC码）具有接近香农限的误比特率性能，使其成为众多通信标准优选的信道编码方案。本文给出了多码率LDPC码编译码器的FPGA实现方案。 本文给出了适合FPGA实现的编译码算法。在编码算法方面，重点在算法复杂度、编码吞吐率和FPGA可实现性上进行了研究，给出了简化Efficient编码算法。在译码算法方面，在归一化最小和算法的基础上提出了一种改进译码算法。该算法在FPGA上实现时，只涉及加法、比较以及异或运算。该改进算法亦可应用于分层译码算法。 本文利用提出的编译码算法对LDPC码编译码器进行了FPGA实现。提出了LDPC码编码器的结构，优化了校验码元计算模块和存储模块的实现。利用移位网络实现了可重配置单码率LDPC码编码器。提出了LDPC码译码器结构，该结构采用了半并行计算方式和提前检测技术，复用了存储模块和迭代计算模块。本文采用硬件描述语言，以IEEE802.16e和IEEE802.11n标准中的LDPC码为例在FPGA上进行了实现。实现结果表明，码长为1944的编码器能够有效支持四种码率，FPGA硬件资源消耗低，最大编码吞吐率为4.3 Gbps;译码器可有效支持四种码率，并能够在资源消耗和译码吞吐率性能之间取得较好的折中。