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信号回放模块作用是将采集或者模拟产生的数据提取、重现的过程,多被运用雷达系统或者测量系统。与信号回放相对应的是数据采集系统,而现在采集系统的采样率和存储深度可以做到很高的指标,迫使信号回放系统必须具备更高的回放速率和更长的可持续回放时间。由于高速DAC的飞速发展,回放速率理论可以做到GHz级别,但是,由于硬件模块可以缓存的数据容量非常有限以及工控机总线下发数据带宽有限制,那么必然导致可以持续回放波形的时间很短。因此,为了提升信号回放时间,海量数据可持续回放研究成为了热点以及难点。信号可持续回放首先要求高带宽的通讯总线,PCIe协议经过多年的发展,已经推出了第三个版本,被广泛运用于各种高速通讯场合。高回放速率对DAC的数据接口提出了更高的要求,JESD204B接口的传输速度快,数据管脚少,已逐渐取代LVDS接口,被广泛应用于高速DAC。基于以上情况,本文对高速信号可持续回放进行研究并设计一种海量数据可持续回放模块硬件电路,具体工作内容如下:1、回放模块电路设计。波形回放系统旨在精确的展示原波形的所有细节,要求对所有波形数据点逐次回放,故确定基于直接数字波形合成(DDWS)技术搭建回放系统硬件平台。通过回放速率和分辨率指标计算数据传输带宽,对比高速接口实现方案,最终通过采用“PCIe+FPGA+DAC”的结构实现硬件设计。然后,根据主要指标,进行了需求分析。研究传统的波形回放板卡回放时间不足的原因,提出了用FPGA实现数据缓存,实现海量数据可持续回放的方案。并且,确认选用JESD204B接口DAC,简要介绍了该接口,并根据JESD204B系统的时钟要求确定了低抖动时钟产生方案。在实际应用中进行具体设计,完成系统的硬件电路设计。2、FPGA逻辑设计。进行FPGA逻辑编写,实现FPGA与上位机进行通信,上位机通过PCIe总线向FPGA发送波形数据和波形回放命令等。将PCIe DMA的AXI4接口数据进行宽度和时钟转换后进行格式映射,送给DAC发送端,同时完成JESD204B发送端代码设计以及板级芯片逻辑配置。3、测试与验证。搭建了用于测试本设计的软件和硬件测试平台,对主要的功能和指标通过不同的方式进行了测试,主要包括海量数据发送的正确性、连续性测试以及最终输出模拟信号质量的测试。通过对测试结果的分析,验证了本文可持续回放方案的合理性、可行性。