随着片上集成系统SoC（System on Chip）的应用越来越广泛，衬底耦合噪声问题已经成为混和信号集成电路设计中一个巨大的挑战。同一芯片上敏感的模拟/射频电路被大量的数字电路包围，数字电路通过多种方式向衬底注入的寄生电流，通过衬底的传导耦合到敏感模块，影响电路的性能，甚至对整个芯片的功能造成损伤。论文对衬底耦合噪声的注入、传播和拾取的机理分别进行了详细的阐述。针对更适用于混合信号集成电路的轻掺杂型衬底建立了一个电路级的三维网格型衬底模型，该模型是一个电阻电容的分布网络，并且考虑了仿真的复杂度，将其进行简化，模型的准确性通过四探针测电阻率法来验证。同时还考虑了来自电源/地分布网络的耦合噪声，建立了该路径模型。并对数字开关噪声进行了建模，将其等效为一个脉冲电流源作为噪声源向衬底注入噪声。然后，将这些模型应用于具体电路进行SPECTRE仿真，分析衬底耦合噪声对电路性能造成的影响。对衬底建模的目的是在电路设计阶段预测衬底噪声并采取抑制措施，论文针对SMIC0.18μm混和信号工艺中几种有效的隔离噪声结构分别进行了建模和仿真，包括单保护环隔离、双保护环隔离、深N阱隔离，并且设计了一种有源抑制噪声放大器的电路结构，用于增强保护环的抑制作用和有效范围。最后对比了这几种抑制衬底耦合噪声技术的效果，进行定量分析，得出一般性结论。