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随着视频、无线通信、图像等领域相关技术的快速突破,便携式电子设备的发展与流行,高速,高精度,低功耗ADC的设计成为了主要挑战。Pipelined-SAR ADC结合了 Pipelined ADC与SAR ADC两者的优势,在速度、精度和功耗上可以实现较好的平衡,受到了广泛关注。本文基于65nm CMOS工艺,设计实现了适用于10bit 80MS/s两级Pipelined-SAR ADC的采样开关和残差放大器。本文完成的主要工作如下:(1)设计了一款高线性度的栅压自举开关。通过为采样管添加dummy管,改善了开关断开时的耦合效应,从而削弱了对SARADC转换的影响。另外,在采样管栅极添加了耦合电容,使得单端的时钟馈通效应可以同时作用于正负两端的采样电容,通过差分将时钟馈通产生的电压误差消除。版图后仿真结果表明,在1V电源电压下,差分输入信号峰峰值为1V时,该开关在80MHz的采样频率下的 SFDR 为 112.7dB,满足 1Obit 80MS/s 两级 Pipelined-SAR ADC 的系统要求。另外,开关在200MHz,500MHz和800MHz的采样频率下的SFDR分别为105.1dB,92.26dB,58.6dB(最差情况)。(2)设计了一款高速低功耗的增益自举型套筒式共源共栅运算放大器作为残差放大器。运放采用增益自举和亚阈值技术进行设计。版图后仿真结果表明,在1V电源电压下,运放的直流增益为72.9dB,单位增益带宽达1.10GHz,相位裕度为86.7°,且在不同温度和工艺角下上述指标均满足设计要求。应用于相应的MDAC中,测得建立时间为5.0ns,满足1Obit 80MS/s两级Pipelined-SAR ADC的系统要求。运放整体功耗约为1.31mW,FoM值为630MHz·pF/mW。