本文主要介绍了在研究生学习阶段所设计的两款通过FPGA 芯片下载验证的51 系列单片机的软IP CORE:使用VHDL 语言设计的80C51 单片机的IP CORE,使用Verilog 语言设计DS80C320 单片机的IP CORE; 文章首先介绍51 系列的功能结构,讨论了本设计所采用的具体结构,并通过对8051 软核的设计来详细阐明该结构在适应FPGA 设计方面的优点;在第四章介绍了本设计内部指令具体的执行流程与时序,从而将各个模块的功能联合起来介绍;其次对DS80C320 单片机IP CORE 的介绍,主要集中在与8051 在功能以及时序上面的差异,重点介绍了80C51 单片机没有的定时器2 以及增强型串口的设计。最后是测试验证与总结; 设计主要遵循该单片机的用户手册以及官方的正式资料,按照黑盒子的理论来进行,在保证兼容性的基础上,对性能进行了大幅度的提高,其中,8051 的频率由传统的12M 提高到62.5M,DS80C320 的频率由33M 提高到73M; 最后的结果以软IP CORE 的形式给出,这样可以使得设计既能方便的应用到所有的通用FPGA芯片里面,也能无缝地转移到ASIC工艺上面,同时,IP CORE的特点也使得本设计既可以作为单独的模块使用,也可以作为子模块为其他的设计所采用。本设计采用Altera 公司的开发工具QUARTUS II 4.0 作为开发平台,完成设计的综合、布局布线、芯片映射、静态时序分析以及芯片下载等工作;采用modelsim 5.8 进行功能仿真以及时序仿真;采用Altera 公司的cyclone 系列的EP1C20F400C6 芯片进行物理验证;利用Agilent 公司的1673G 逻辑分析仪来进行最后的物理测试; 在设计手段上,本设计采用了自顶向下将系统按功能逐层分割的层次化﹑模块化的设计方法,这比传统自下向上的EDA 设计方法有更明显的优势,大大缩短了开发周期,降低了开发成本。先进工艺以及设计手段的采用也是保证性能提高的一大因素;