快速傅立叶变换（FFT）作为数字信号处理领域的核心算法之一，在数字信号处理的各个领域有着极为广泛的应用。目前硬件实现FFT的方法主要有FPGA、DSP和ASIC三种，它们分别适用于不同的场合。在那些对速度和实时性要求较高的场合（例如雷达），基于ASIC的硬件实现方法更具优势。在FFT专用ASIC设计领域我国受到国外技术壁垒的严格限制，因此研制高点数、高速度、高精度的FFT专用处理芯片具十分重要的意义。 本文在分析了各种常用FFT算法的特点之后，根据算法硬件实现复杂度和模块复用性的要求，最终选取基于频率抽取（DIF）的基-4算法。本文要求FFT运算点数达到64K（65536），故选用了大点数分解算法，将64K点FFT运算分解为2级256点FFT运算。在对FFT运算的两种寻址结构（分别为原位寻址和固定寻址）进行分析和比较之后，还是根据算法硬件实现复杂度和模块复用性的要求决定选取固定寻址结构。 在确定了FFT算法和寻址结构后，对系统架构进行了分析，确定了各个模块的功能和实现结构。使用Verilog对整个系统进行了RTL编码，并完成了相应的功能仿真。仿真结果表明本文设计的系统在200MHz时钟下完成65536点FFT运算需要852μs（包括IO操作时间）。在整个系统的功能仿真通过后，使用FPGA开发板对其进行了原型验证。接着根据本文的指标要求，基于TSMC0．18μm工艺的标准单元库，使用Synopsys的Design Compiler对整个系统进行了逻辑综合。综合结果表明系统满足时序要求，可以运行于200MHz时钟下，电路规模大概为38万门。并采用PrimeTime和Formality分别对综合后的门级网表进行了静态时序分析和形式验证，验证结果表明综合后的系统在时序和功能上都满足要求。最后对门级网表按照Astro流程进行了后端设计，并生成了版图文件。Astro报告显示芯片核面积约为5．85m㎡。 最后本文还对可测性设计的三种常用方法进行了论述，并对本芯片的可测性设计方案进行了分析，为后面的芯片优化提供了一定的基础。