基于神经网络的深度学习算法是过去几年发展最为迅速的计算领域之一。从图像/视频/音频识别,到自动翻译、业务分析和自动驾驶,许多新兴的高性能和嵌入式应用都依赖于深度学习算法。深度学习模型常常包含巨大的计算量,而深度学习算法目前往往运行在通用的CPU和GPU,它们的吞吐率和能量效率相对较低。近年来学术界和工业界提出了多种新颖的面向深度学习处理器结构,这些加速器几乎都以大规模的矩阵乘加部件为核心,在其基础上充分考虑深度神经网络的计算特点和数据传输特点,设计符合其计算模式的存储层次和互联结构。从而在吞吐率和功耗上都取得了极大的改进。本课题所研究的矩阵向量乘部件是深度学习加速器的核心功能部件,占据了深度学习加速器的大部分面积,并对加速器的吞吐率具有主要贡献。因此,矩阵向量乘部件的设计与优化,对于深度学习加速器的实现有着关键的作用。具体研究工作如下:矩阵向量乘部件的逻辑设计。根据顶层要求完成指令译码设置,本设计支持3条矩阵向量运算指令。乘法器和加法阵列是矩阵向量乘模块的主要部件,根据不同算法的特点,选取合适的实现方法。乘法器由基4Booth编码、压缩树、并行前缀加法器和溢出判断4部分构成。其中对压缩树和并行前缀加法器的结构进行优化,以至于提高乘法器的性能。对于加法阵列部分,本设计使用4-2压缩树与并行前缀加法器相结合的方式,完成32个16位有符号数求和。矩阵向量乘部件的流水化设计、功能验证和逻辑综合。由于矩阵向量乘运算的延迟较大,对其进行流水化设计。经过仔细的逻辑划分,将运算过程划分为5站,并对每站的逻辑延时进行了较好的平衡。对完成的所有设计进行了验证。验证的方式为,用另一种算法完成乘法器和32个16位有符号数求和。为两种实现方法,输入相同的数据,对比结果,从而完成设计的功能验证。输入的数据采用随机数的方式生成。综合输出的网表用于后续物理实现。矩阵向量乘部件的物理实现。采用层次化的物理设计方法。通过对该部件的结构分析,确定了合理的的子模块划分方法和合理的子模块固化大小。在顶层,优化了宏模块布局,并优化缓冲器插入以实现长线延时缩减。通过以上方法,完成了该部件的的布局布线,并进行了时序分析和物理验证。深度学习矩阵向量部件面积为1300um×3600um,工作频率达到1.1GHz,功耗为1.3W。