2008年Arikan基于信道极化提出了极化码,并证明极化码在码长趋于无限的情况下具有信道容量可达的性质,本文从极化码的编译码方法与系统极化码编译码器的实现两个方面对极化码进行了深入研究。首先,详细分析和研究了极化码的信道极化理论,推导了信道转移概率的计算式。介绍了信道可靠性序列的四种估计方法,分别是巴氏参数法,密度进化法,高斯近似法与极化重量法,对上述方法进行了性能比较并给出仿真结果。研究了生成矩阵的构造与性质,说明了系统极化码的编码原理与硬件实现时比特混合序列的调整方法。在极化码编码理论的基础上,说明了非系统极化码与系统极化码的编码流程。对非系统极化码与系统极化码进行了性能对比,在相同条件下,系统极化码性能较优。其次,研究了串行抵消（Successive Cancellation,SC）译码算法。结合极化码构造的码树,说明SC译码算法的译码过程,并对SC译码算法用于系统极化码译码的方案进行了说明。分析了极化码的递归译码结构与非递归译码结构,其中非递归译码结构更加适合硬件实现。针对非递归译码结构,给出了层级处理方法,以简化译码流程。研究了基于SC译码算法的衍生算法,包括快速SC译码算法、串行抵消列表（Successive Cancellation List,SCL）译码算法以及循环冗余校验协助下的SCL（Cyclic Redundancy Check Aided SCL,CA-SCL）译码算法,在软件中对上述译码方法的性能进行了仿真对比并给出了结果。最后,设计了一种系统极化码编译码器的FPGA硬件实现结构,该编译码器采用层级处理,可以通过增加处理层级灵活适应不同码长的码字,对同一层级的节点共享存储空间,节省了大量的存储资源,并且编译码器中的核心处理模块可以用于构建SCL译码器,即通过实例化多个计算模块以实现保留多个译码路径。简单介绍了编译码器的实现环境,对系统极化码的编译码算法进行了定点仿真从而确定了FPGA实现时采用的定点方案。从顶层模块架构到基础功能实现,逐步说明了编译码器的设计思路。结合编译码算法的定点仿真对编译码器进行了功能验证,将编译码器结果与定点仿真结果进行比对,验证了编译码器的功能和性能。根据译码过程中消耗的时钟数及综合后译码器支持的最高工作时钟估算得到单个核心处理模块吞吐量为10Mbps以上。结合其资源消耗,所设计的系统极化码编译码器能够在资源消耗低于Virtex 7 690t FPGA芯片1%可用资源的情况下获得较为满意的吞吐量。此外,所设计的编译码器具有良好的可扩展性,其较低的资源消耗,可以方便的通过增加并行度获得使吞吐量提升到1Gbps以上。