随着数字通信、数据处理和计算机通信网的飞速发展,用户对信息传输的可靠性和有效性,提出了更高的要求。卷积码作为一种重要的信道编码,由于性能优良,在无线通信、卫星通信和空间通信等领域发挥着重要作用。本文首先介绍了卷积码编码原理,并对Viterbi译码算法作了详细的介绍。对不同码率、约束长度的卷积码编译码系统的误码性能进行了计算机仿真,并与其他译码方案的性能进行了比较。讨论了Viterbi译码算法在实际系统中的应用,着重研究了在FPGA上卷积编码和Viterbi译码的实现方案,Viterbi译码采用并行方案,译码流程清晰,易于修改和扩充,相比传统算法具有实时性强,延时少,译码速度快等特点。编译码模块均采用硬件描述语言Verilog HDL编写,并在QuartusⅡ6.0环境下逻辑综合。接着介绍了可变码率的卷积增信删余的概念,并在硬件上得到实现。在增信删余模块的设计中,本文采用倍频基准时钟方法,相比传统方法需要外部控制信号和FIFO寄存器的实现方法更简单,消耗资源更少,接收数据根据系统需求采用串行方式,不需要控制信号便可以实现收发速率匹配。最后,在讨论了自适应传输技术基础上,提出了一种基于卷积删余码的自适应编码方案。