【摘 要】
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数据发生器因其可以输出复杂的数字激励信号而在电子信息行业中得到越来越广泛的应用。随着数据接口类型的多样化,具有能够兼容不同数据接口类型能力的通用数据发生模块成为研究重点。本文通过对不同DAC的数据接口类型、数据传输速率以及数据位宽进行调研统计,设计了一款能够兼容CMOS、LVDS和JESD204B接口DAC的通用数据发生模块。具体工作内容为:1、总体方案设计。通过对不同DAC的CMOS、LVDS和
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数据发生器因其可以输出复杂的数字激励信号而在电子信息行业中得到越来越广泛的应用。随着数据接口类型的多样化,具有能够兼容不同数据接口类型能力的通用数据发生模块成为研究重点。本文通过对不同DAC的数据接口类型、数据传输速率以及数据位宽进行调研统计,设计了一款能够兼容CMOS、LVDS和JESD204B接口DAC的通用数据发生模块。具体工作内容为:1、总体方案设计。通过对不同DAC的CMOS、LVDS和JESD204B接口数据速率和引脚数量分析,选用FPGA作为通用数据发生模块的控制器、FMC接口作为通用数据发生模块的接口;对比PCI总线和PCIe总线数据传输速率,使用传输速率更高的PCIe进行总线设计;通过对SRAM与SDRAM的读取速率和存储容量进行分析和对比,采用存储容量大、访问速度快的DDR3 SDRAM作为数据存储器。2、硬件电路设计。分析PCIe总线接口、DDR3 SDRAM数据存储器以及FMC接口的管脚需求,对FPGA进行比较选型;采用FPGA和DDR3 SDRAM进行数据发生模块设计;参照设计指标,进行FMC接口与FPGA之间的管脚分配,以实现对CMOS、LVDS和JESD204B接口的兼容。3、FPGA逻辑设计。采用PCIe硬核完成通用数据发生模块的总线设计,并实现与上位机之间的数据通信。使用AXI总线连接PCIe DMA与DD3 SDRAM读写控制IP核,进行总线接口到数据存储器之间的数据传输并完成数据存储。采用AXI DMA IP核进行数据读取逻辑设计并实现数据读取。通过对CMOS、LVDS和JESD204B接口数据传输方式的讨论,完成不同数据接口数据发送逻辑设计并实现数据输出。经过测试与验证,本文设计的通用数据发生模块存储容量为8GB,能够兼容CMOS、LVDS和JESD204B接口且引脚最大输出速率分别为300Mbps、1250Mbps和6.25Gbps。
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